[發明專利]一種實現SWP全雙工通訊的系統及方法

有效

• 申請號: 202210697210.5
• 申請日: 2022-06-20
• 公開（公告）號: CN115001643B
• 公開（公告）日: 2023-10-03
• 發明（設計）人: 王立峰;張奇惠;劉曼
• 申請（專利權）人: 廣州萬協通信息技術有限公司
• 主分類號: H04L5/14
• 分類號: H04L5/14
• 代理公司: 北京市盛峰律師事務所 11337
• 代理人: 于國富

本發明提供了一種實現SWP全雙工通訊的系統及方法，該系統在UICC內部SWP PAD后端分別連接SWP接收模塊和SWP發送模塊，SWP接收模塊與SWP發送模塊同時連接到雙端口RAM的兩組端口。通過RAM中不同的地址來區分數據的接收區和數據的發送區，實現只需使用8.7MHz到17.4MHz的低速率時鐘和一個雙端口RAM即可完成支持全速率的SWP同時接收和發送數據的方案，即使用雙端口RAM可以利用兩個端口同時寫入不同地址的數據和同時讀出相同地址以及不同地址數據的特性，可以解決不易實現，不易管理，面積大，成本高等問題。

技術領域

本發明涉及芯片涉及技術領域，尤其涉及一種實現SWP全雙工通訊的系統及方法。

背景技術

SWP(Single Wire Protocol，單線傳輸協議)是SOC與NFC模塊通訊的一種標準協議。SOC(System on Chip,片上系統)支持SWP的一般做法是在芯片內集成一個硬件模塊PHY(物理層做檢測和控制的硬件模塊)。現有技術的SWP數據傳遞圖如圖1所示，其中CLF是主設備（master）,UICC是從設備（slave），信號S1是電壓域的數字調制信號，信號S2是電流域的數字調制信號；SWP接口是UICC和CLF (非接觸前端)之間的面向比特流，點到點通信的協議。當主設備以高狀態發送S1信號，從設備借助上拉電流（高狀態）或不借助上拉電流（低狀態）來傳輸S2信號。因信號S1以脈沖寬度編碼，所以可以在它上面傳送一個傳輸時鐘，即數據以全雙工模式傳輸。在實現硬件模塊時為了支持SWP接口的全速率的全雙工通訊（在接收數據的同時也在發送數據）特性，最少需要34MHz以上的模塊時鐘和兩塊RAM或者兩塊FIFO（先入先出）或者多組寄存器，實現時功耗大，面積大，成本高，管理不方便，不易實現。

為了解決上述存在的技術問題，因此需要找到一種能夠實現SWP全雙工通訊的系統及方法。

發明內容

本發明的目的在于提供一種實現SWP全雙工通訊的系統及方法，從而解決現有技術中存在的前述問題。

為了實現上述目的，本發明采用的技術方案如下：

一種實現SWP全雙工通訊的系統，包括SWP模塊和CPU，所述SWP模塊包括雙端口RAM、SWP接收模塊、SWP發送模塊、SWP控制器以及SWP PAD，所述SWP控制器一端與所述雙端口RAM相連，另一端與所述CPU相連；所述SWP接收模塊和所述SWP發送模塊分別連接在所述雙端口RAM的兩個不同端口上，所述CPU通過所述SWP控制器控制雙端口RAM中所述SWP接收模塊和所述SWP發送模塊的作業過程；所述SWP PAD作為SWP數據端口，包括電壓域數字調制信號通路S1和電流域數字調制信號通路S2，所述SWP接收模塊與所述電壓域數字調制信號通路S1相連，SWP發送模塊與電流域數字調制信號通路S2相連，所述電壓域數字調制信號通路S1用于接收SWP模塊接收到的數字信號，并傳給所述SWP接收模塊，所述SWP接收模塊接收數據后發送給所述雙端口RAM；所述電流域數字調制信號通路S2用于接收SWP發送模塊待發送的數據，并將其發送給CLF。

優選的，所述SWP控制器與所述CPU之間依次通過APB總線、AHB TO APB橋和AHB總線相連。

優選的，所述SWP接收模塊接收數據后發送給所述雙端口RAM，具體為：所述SWP接收模塊接收電壓域數字調制信號通路S1傳輸的數據時，當接收到的數據每滿一個字節就直接寫入雙端口RAM，然后CPU通過SWP控制器讀取寫入雙端口RAM中的數據并按照協議進行解析。

優選的，所述CPU處理完待解析的數據后，根據協議將待發送的解析完的數據通過SWP控制器寫入雙端口RAM，待數據寫入完畢后，所述SWP控制器控制連接在所述雙端口RAM上的SWP發送模塊發送到SWP PAD上的電流域數字調制信號通路S2，并最終通過電流信號發送到CLF。

更優選的，所述雙端口RAM包括多個接收數據存儲區和多個發送數據存儲區，所述接收數據存儲區和發送數據存儲區數量相同，每個接收數據存儲區和發送數據存儲區能夠分別存儲一個字節。