[發明專利]純數字存內乘法電路架構及其運算方法

在審

• 申請號: 202210686720.2
• 申請日: 2022-06-17
• 公開（公告）號: CN115167810A
• 公開（公告）日: 2022-10-11
• 發明（設計）人: 周煜梁;劉業帆
• 申請（專利權）人: 昕原半導體（上海）有限公司
• 主分類號: G06F7/498
• 分類號: G06F7/498;G06F7/496
• 代理公司: 北京鴻元知識產權代理有限公司 11327
• 代理人: 袁文婷;張娓娓

1.一種純數字存內乘法電路架構，用于計算公式A*B，其中，數值A和數值B均為二進制數；其特征在于，包括判斷模塊和運算模塊；其中，

所述判斷模塊用于對所述數值A進行預操作以提取所述數值A中等于1的位；

所述運算模塊用于基于所述數值A中等于1的位對公式A*B進行計算。

2.如權利要求1所述的純數字存內乘法電路架構，其特征在于，

在所述判斷模塊內設置有寄存器，所述寄存器的0位的值預設為1，所述寄存器的后續位用于依次存放所述數值A的對應的各位的值；其中，在向所述寄存器存放時，只存放所述數值A的位值為1的位；

所述判斷模塊通過所述寄存器自低位至高位向所述運算模塊輸出所述寄存器的0位以及所述數值A中等于1的位。

3.如權利要求2所述的純數字存內乘法電路架構，其特征在于，

所述運算模塊包括讀時鐘域部和數字時鐘域部，所述數字時鐘域部包括位移寄存器和累加器；其中，

所述讀時鐘域部用于讀出所述公式中的數值B并存入所述位移寄存器中；

所述位移寄存器用于輸出所述數值B移位后的與所述數值A中等于1的位相對應的移位數值；

所述累加器用于對所述位移寄存器輸出的各次移位數值進行累加。

4.如權利要求3所述的純數字存內乘法電路架構，其特征在于，

所述數字時鐘域部還包括結果寄存器，所述結果寄存器用于存儲所述累加器的各次累加結果。

5.如權利要求4所述的純數字存內乘法電路架構，其特征在于，

所述結果寄存器還用于存儲所述讀時鐘域部讀出的所述公式中的數值B。

6.如權利要求3所述的純數字存內乘法電路架構，其特征在于，

所述判斷模塊將所述寄存器的0位的值輸出至所述讀時鐘域部，以使能所述讀時鐘域部讀出所述公式中的數值B并存入所述位移寄存器中；

所述判斷模塊通過所述寄存器自低位至高位向所述數字時鐘域部輸出所述數值A中等于1的位。

7.如權利要求3所述的純數字存內乘法電路架構，其特征在于，

當所述寄存器中的存放的數值全部輸出后，所述寄存器的0位的值歸0；并且，

所述判斷模塊還用于對所述寄存器的0位的值進行判斷，當所述寄存器的0位的值為0時，停止所述純數字存內乘法電路架構的運算。

8.如權利要求3至7中任意一項所述的純數字存內乘法電路架構，其特征在于，

所述讀時鐘域部包括存儲器件和讀出器件，所述讀時鐘域部通過所述存儲器件配合所述讀出器件讀出所述公式中的數值B。

9.一種純數字存內運算方法，其特征在于，所述方法通過如權利要求1至8中任意一項所述的純數字存內乘法電路架構對公式A*B進行運算；所述方法包括：

通過所述判斷模塊對所述數值A進行預操作以提取所述數值A中等于1的位；

所述運算模塊用于基于所述數值A中等于1的位對計算公式：A*B進行計算。

10.如權利要求9所述的純數字存內運算方法，其特征在于，

所述判斷模塊內設置有寄存器，所述運算模塊包括讀時鐘域部和數字時鐘域部，所述數字時鐘域部包括位移寄存器和累加器；并且，所述通過所述判斷模塊對所述數值A進行預操作以提取所述數值A中等于1的位以及所述運算模塊用于基于所述數值A中等于1的位對計算公式：A*B進行計算包括：

通過所述判斷模塊的所述寄存器自低位至高位向所述運算模塊輸出所述寄存器的0位以及所述數值A中等于1的位；

通過所述讀時鐘域部基于所述寄存器的0位值讀出計算公式中的數值B并存入所述位移寄存器中；

通過所述位移寄存器輸出所述數值B移位后的與所述數值A中等于1的位相對應的移位數值；

通過所述累加器對所述位移寄存器輸出的各次移位數值進行累加，以實現公式A*B的計算。