[發明專利]一種CMOS圖像傳感器及其制備方法

在審

• 申請號: 202210654955.3
• 申請日: 2022-06-10
• 公開（公告）號: CN115084298A
• 公開（公告）日: 2022-09-20
• 發明（設計）人: 呂堅;馮燕;楊勝洲;劉佳燦;闕隆成
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L31/0352
• 分類號: H01L31/0352;H01L27/146
• 代理公司: 成都行之智信知識產權代理有限公司 51256
• 代理人: 宋海霞

本發明公開了一種CMOS圖像傳感器及其制備方法，涉及光電探測技術領域；包括鉗位光電二極管和轉移晶體管；鉗位光電二極管包括P型外延層以及多個像素單元，像素單元包括N型埋層、P型鉗位層和P型埋層；多個N型埋層將P型埋層包裹在內，P型鉗位層形成于N型埋層的上方；P型外延層將P型鉗位層和N型埋層包裹在內基于傳統的PPD像元結構進行結構上的改進，通過多個N型埋層將P型埋層包裹在內將P型埋層隔離，增大了光電二極管的耗盡區寬度，從而提高了PN結電容，使得像素單元的量子效率和滿阱容量提高，分布在N型埋層內部的P型埋層使得N型埋層更容易在曝光前被耗盡，減小復位噪聲。

技術領域

本發明涉及光電探測技術領域，具體涉及一種CMOS圖像傳感器及其制備方法。

背景技術

隨著CMOS工藝技術的不斷發展，以及用戶提出的高分辨率成像系統的需求，CMOS圖像傳感器的像元尺寸越來越小已經成為新的發展趨勢。但是，像元尺寸的縮小意味著光敏單元尺寸的縮小，從而限制了PPD的光電轉換效率，最終導致CMOS圖像傳感器性能，如量子效率等的惡化。

因此為了適應小尺寸像元，改善像元結構，從而獲得具有高量子效率的CMOS圖像傳感器是當前的研究方向之一。

為了增大CMOS圖像傳感器的量子效率，通常采用的方法是盡量增大鉗位光電二極管的耗盡區寬度。為了增大耗盡區寬度常采用的方法一般有兩種，一種是增大轉移晶體管的柵極電壓，但是過大的電壓會導致帶間隧穿漏電，相當于增大了暗電流，而且此電壓很難由外圍電路產生；另一種是增大鉗位光電二極管中N型埋層的結深，這種方法需要增大形成N型埋層是離子注入的能量形成，然而高能量注入不僅會造成鉗位光電二極管中N型埋層的摻雜濃度峰值遠離傳輸晶體管，使光生電子轉移困難，還會致使耗盡區的自由電子難以被耗盡，這兩種結構都不利于像元的電荷轉移，會造成嚴重的圖像拖尾問題。

發明內容

本發明所要解決的技術問題是：為了增大CMOS圖像傳感器的量子效率，傳統的CMOS結構不利于像元的電荷轉移，會造成嚴重的圖像拖尾問題；本發明目的在于提供一種CMOS圖像傳感器及其制備方法，同時解決了CMOS圖像傳感器的量子效率和圖像拖尾的問題。

本發明通過下述技術方案實現：

本方案提供一種CMOS圖像傳感器，包括位于襯底上的鉗位光電二極管和轉移晶體管；

所述鉗位光電二極管包括P型外延層以及多個像素單元，所述像素單元包括：N型埋層、P型鉗位層和P型埋層；

P型埋層由至少兩個P型子埋層交疊分布，多個N型埋層將P型埋層包裹在內，P型鉗位層形成于N型埋層的上方；

P型外延層將P型鉗位層和N型埋層包裹在內。

本方案工作原理：為了增大CMOS圖像傳感器的量子效率，傳統的CMOS結構通過增大轉移晶體管的柵極電壓，但是過大的電壓會導致帶間隧穿漏電；另一種是通過增大鉗位光電二極管中N型埋層的結深，這種方法會使光生電子轉移困難，還會致使耗盡區的自由電子難以被耗盡，這兩種方案都不利于像元的電荷轉移，會造成嚴重的圖像拖尾問題；本方案提供一的種CMOS圖像傳感器，基于傳統的PPD像元結構進行結構上的改進，通過多個N型埋層將P型埋層包裹在內將P型埋層隔離，增大了光電二極管的耗盡區寬度，從而提高了PN結電容，使得像素單元的量子效率和滿阱容量提高，分布在N型埋層內部的P型埋層使得N型埋層更容易在曝光前被耗盡，減小復位噪聲。

進一步優化方案為，至少兩個P型子埋層縱向交疊分布構成P型埋層，N型埋層包裹在P型埋層的四周。

進一步優化方案為，所述N型埋層包括至少一個橫向N型子埋層和至少四個縱向N型子埋層，縱向N型子埋層沿P型埋層四周分布，橫向N型子埋層分布在縱向N型子埋層的右側。豎直分布的N埋層增大了電荷轉移效率。