[發明專利]半導體裝置和錯誤檢測方法

在審

• 申請號: 202210632427.8
• 申請日: 2022-06-06
• 公開（公告）號: CN115543681A
• 公開（公告）日: 2022-12-30
• 發明（設計）人: 石橋隆;橋本浩志
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G06F11/08
• 分類號: G06F11/08;G06F12/06
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 董莘

一種半導體裝置，包括：校驗子生成電路，被配置為基于數據以及與所述數據相對應的錯誤校正碼來生成校驗子碼；錯誤確定電路，被配置為基于所述校驗子碼來檢測所述數據中的1位錯誤；以及多位錯誤檢測電路，被配置為通過使用被檢測為具有1位錯誤的所述數據的錯誤地址和被檢測為具有1位錯誤的所述數據的錯誤校驗子碼，來確定被檢測為具有1位錯誤的所述數據是否包括多位錯誤。

相關申請的交叉引用

于2021年6月29日提交的包括說明書、附圖和摘要的日本專利申請No.2021-108192的公開內容，通過引用將其全部內容并入本文。

背景技術

本公開涉及一種半導體裝置，并且(例如)涉及一種具有檢測存儲器中的多位錯誤的錯誤檢測電路的半導體裝置。

錯誤校正碼中的一種錯誤校正碼(錯誤校正碼：ECC)是1位錯誤校正和2位錯誤檢測碼(單錯誤校正-雙錯誤檢測碼：SEC-DED碼)。下面列出了所公開的技術。

[非專利文獻1]M.Y.Hsiao,A Class of Optimal Minimum Odd-weight-columnSECDED Codes,IBM Journal of Research and Development,Volume 14,Issue 4,published by IBM,July 1970

即使使用這樣的ECC，也已知不能檢測到4位或更多位的所有偶數位錯誤，并且可能錯誤地將3位或更多位的奇數位錯誤識別為1位錯誤，并且正常位可能被錯誤地校正(非專利文獻1)。

另一方面，日本未經審查的專利申請公開No.2019-109806(專利文獻1)公開了一種通過提供用于生成兩組ECC的編碼器單元來增加多位錯誤檢測概率的技術。

當能夠進行1位錯誤校正和2位錯誤檢測的ECC的錯誤檢測和校正電路用于需要功能安全等的裝置時，當檢測到1位錯誤時，必須檢測錯誤不是3位或更多位錯誤(多位錯誤)。在這里，需要功能安全支持的裝置是，例如是需要功能安全標準(諸如ISO26262)的裝置。

發明內容

在專利文件1中公開的技術中，在某些情況下不能檢測到多位錯誤。因此，從功能安全的觀點來看，每次檢測到錯誤時，都需要進行軟件診斷。每次重復訪問包含1位錯誤的數據地址時，都需要進行軟件診斷。結果，軟件診斷的負荷增加。

根據本說明書的描述和附圖，其他對象和新穎性特征將變得顯而易見。

根據本發明的一個方面的半導體裝置包括：校驗子生成電路，被配置為基于數據以及與該數據相對應的錯誤校正碼來生成校驗子碼；錯誤確定電路，被配置為基于校驗子碼來檢測數據中的1位錯誤；以及多位錯誤檢測電路，被配置為通過使用被檢測為具有1位錯誤的數據的錯誤地址和被檢測為具有1位錯誤的數據的錯誤校驗子碼，來確定被檢測為具有1位錯誤的數據是否包括多位錯誤。

根據該半導體裝置，能夠減少軟件診斷的負荷。

附圖說明

圖1是示出實施例中半導體裝置的配置的框圖。

圖2是示出圖1所示的多位錯誤檢測電路的配置的示例的框圖。

圖3是示出第一實施例中半導體裝置的配置示例的框圖。

圖4是用于解釋從存儲器讀取時檢測錯誤的情況的圖。

圖5是示出第二實施例中半導體裝置的配置示例的框圖。

圖6是示出第三實施例中半導體裝置的配置示例的框圖。

具體實施方式

下面將參考附圖描述實施例和修改的示例。然而，在以下描述中，相同的部件由相同的附圖標記表示，并且可以省略其重復描述。