[發明專利]基于周期-周期增益校正的開環小數分頻器和時鐘系統

有效

• 申請號: 202210618386.7
• 申請日: 2022-06-02
• 公開（公告）號: CN114696821B
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 許長喜;史明甫;楊錦城
• 申請（專利權）人: 紹興圓方半導體有限公司
• 主分類號: H03L7/193
• 分類號: H03L7/193
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

本發明實施例涉及電子電路領域，公開了一種基于周期?周期增益校正的開環小數分頻器和時鐘系統。通過調制模塊根據小數分頻系數產生輸出比特位和量化誤差，并將輸出比特位與整數分頻系數相加產生分頻控制信號；分頻模塊根據分頻控制信號在N/N+1分頻比之間進行切換，并對輸入時鐘進行分頻輸出分頻時鐘；數字時間轉換器根據量化誤差對分頻時鐘進行延遲生成輸出時鐘；增益校準模塊根據輸出時鐘中相鄰時鐘周期的差值、以及該相鄰時鐘周期對應的輸出比特位的格式產生增益調節量，并根據增益調節量對當前時刻的增益進行校準來得到下一時刻的增益，以基于下一時刻的量化誤差和增益對數字時間轉換器進行控制，從而使開環小數分頻器的設計難度大大降低。

技術領域

本發明實施例涉及電子電路領域，特別涉及一種基于周期-周期增益校正的開環小數分頻器和時鐘系統。

背景技術

在很多應用中都需要一種緊湊、低功耗、低抖動、支持多種小數輸出頻率的時鐘系統，這種時鐘系統的傳統解決方案是采用多個小數鎖相環（Phase Locked Loop，PLL）來實現，但是該方案將會消耗很大的功率以及芯片面積。

一種低功耗與低成本的解決方案是采用開環小數分頻器，這樣，一個整數PLL可以接多個開環小數分頻器，從而能夠支持多種小數分頻時鐘。一般的基于數字時間轉換器的開環小數分頻器結構如圖1所示，主要由多模分頻器 (Multi-Modulus Divider，MMD)、數字時間轉換器（Digital Time Converter，DTC）以及ΔΣ調制器構成，ΔΣ調制器控制MMD在N/N+1分頻比之間切換，從而使MMD的輸出時鐘的平均分頻比為N+α（N為整數分頻系數，α為小數分頻系數）。但是，MMD的輸出時鐘抖動很大，必需由ΔΣ調制器的量化噪聲項e_q控制的DTC來消除該抖動，但是DTC的增益隨工藝、電壓、溫度（Process Voltage Temperature，PVT）變換劇烈，這就導致現有結構需要根據PVT的變化來實時調節DTC的增益，使DTC的增益需根據PVT的變化而變化，從而增大了設計難度。

發明內容

本發明實施方式的目的在于提供一種基于周期-周期增益校正的開環小數分頻器和時鐘系統，用于解決現有開環小數分頻器結構中DTC的增益需根據PVT的變化而變化，導致設計難度大的問題。

為解決上述技術問題，本發明的實施方式提供了一種基于周期-周期增益校正的開環小數分頻器，包括：調制模塊、分頻模塊、數字時間轉換器和增益校準模塊；

所述調制模塊用于根據小數分頻系數產生輸出比特位和量化誤差，并通過將所述輸出比特位與整數分頻系數相加產生分頻控制信號；

所述分頻模塊連接所述調制模塊的輸出端，用于根據所述分頻控制信號在N/N+1分頻比之間進行切換，并對輸入時鐘進行分頻輸出分頻時鐘；

所述數字時間轉換器連接所述調制模塊的輸出端和所述分頻模塊的輸出端，用于根據所述量化誤差對所述分頻時鐘進行延遲生成輸出時鐘；

所述增益校準模塊連接所述數字時間轉換器的輸出端，用于根據所述輸出時鐘中相鄰時鐘周期的差值、以及該相鄰時鐘周期對應的所述輸出比特位的格式產生增益調節量，并根據所述增益調節量對當前時刻的增益進行增益校準來得到下一時刻的增益，以基于下一時刻的量化誤差和增益對所述數字時間轉換器進行控制；

其中，N為所述整數分頻系數，且為大于或等于1的正整數。

本發明的實施方式還提供了一種時鐘系統，所述時鐘系統包括如上所述的基于周期-周期增益校正的開環小數分頻器。