[發明專利]一種延時控制方法、裝置及計算機可讀存儲介質

在審

• 申請號: 202210604838.6
• 申請日: 2022-05-31
• 公開（公告）號: CN115017068A
• 公開（公告）日: 2022-09-06
• 發明（設計）人: 李健;李巖
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/10;H04L43/0852
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張志梅

本發明公開了一種延時控制方法、裝置及計算機可讀存儲介質。涉及信號傳輸領域。確定第一鏈路的第一傳輸時延；確定第二鏈路的第二傳輸時延，第一鏈路和第二鏈路為PCIE的其中兩條鏈路；根據第一傳輸時延和第二傳輸時延的差值確定PCIE的總傳輸延時；判斷總傳輸延時是否超過PCIE的預設延時；若是，確定應接入第二鏈路的延時器以使接入延時器的第二鏈路的總傳輸延時不超過預設延時。本申請通過確定PCIE的總傳輸延時，若總傳輸延時超過預設延時，根據總傳輸延時確定可加入第二鏈路的延時器，加入延時器之后不會帶來信號之間的串擾且使得總傳輸延時不再超過預設延時，提高了PCIE連接的安全性。

技術領域

本發明涉及信號傳輸領域，特別是涉及一種延時控制方法、裝置及計算機可讀存儲介質。

背景技術

PCIE(peripheral component interconnect express，高速串行計算機擴展總線標準)屬于高速串行點對點雙通道高帶寬傳輸，使用PCIE連接的設備分配獨享通道帶寬，不共享總線帶寬，支持主動電源管理、錯誤報告、端對端的可靠性傳輸、熱插拔以及服務質量等功能，這使得PCIE成為最通用的計算機、服務器中的處理器和外設的設備之間的互聯，在當前計算機行業中發揮著舉足輕重的作用。

比如，通過PCIE連接處理器與外插卡時，PCIE中每條鏈路的總傳輸延時如果超過延時標準，即傳輸時延最高的鏈路和傳輸時延最低的鏈路之間的差值超過延時標準，就會在連接外插卡時影響外插卡的接收端的PCIE信號的識別，導致外插卡掉盤、連接丟失及掉帶寬等一些嚴重影響連接安全性的情況發生。

現有技術的解決辦法，第一種是將傳輸時延最高的鏈路的走線的長度縮短，第二種是增加傳輸時延最低的鏈路的走線的長度，也就是進行繞線；兩種方法都具有局限性，第一種方法由于結構限制，能縮短的空間有限，存在縮短至極限也不能解決總傳輸延時超過延時標準的問題，第二種方法在繞線之后，可能會帶來信號之間的串擾，且由于走線長度的增加會影響信號的完整性而降低信號傳輸的可靠性。

發明內容

本發明的目的是提供一種延時控制方法、裝置及計算機可讀存儲介質，加入延時器之后不會帶來信號之間的串擾且使得總傳輸延時不再超過預設延時，提高了PCIE連接的安全性。

為解決上述技術問題，本發明提供了一種延時控制方法，應用于處理器，包括：

確定第一鏈路的第一傳輸時延；

確定第二鏈路的第二傳輸時延，所述第一鏈路和所述第二鏈路為PCIE的其中兩條鏈路，且所述第一鏈路為所述PCIE中時延最大的鏈路，所述第二鏈路為所述PCIE中時延最小的鏈路；

根據所述第一傳輸時延和所述第二傳輸時延的差值確定所述PCIE的總傳輸延時；

判斷所述總傳輸延時是否超過所述PCIE的預設延時；

若是，確定應接入所述第二鏈路的延時器以使接入所述延時器的第二鏈路的總傳輸延時不超過所述預設延時。

優選的，確定第一鏈路的第一傳輸時延，包括：

確定第一鏈路中包含的n種鏈路材料的每一種所述鏈路材料的傳播延遲及對應的n種所述鏈路材料的每一種所述鏈路材料的長度，n為正整數；

根據所述第一鏈路中包含的n種鏈路材料的每一種所述鏈路材料的傳播延遲、n種所述鏈路材料的每一種所述鏈路材料的長度及第一關系式確定所述第一鏈路的第一傳輸時延，所述第一關系式為TD1＝PD_i*L_i，其中，n為所述第一鏈路中包含的鏈路材料的種類數量，TD1為所述第一傳輸時延，PD_i為所述第一鏈路其中一種所述鏈路材料的傳播延遲，L_i為所述第一鏈路中對應所述鏈路材料的所述鏈路材料的長度；

和/或，獲取第二鏈路的第二傳輸時延，包括：