[發明專利]基于多算法IP核實現MSI中斷處理的高速加解密系統及方法

在審

• 申請號: 202210579931.6
• 申請日: 2022-05-25
• 公開（公告）號: CN114817965A
• 公開（公告）日: 2022-07-29
• 發明（設計）人: 顏昕明;何軍;王亮
• 申請（專利權）人: 廣州萬協通信息技術有限公司
• 主分類號: G06F21/60
• 分類號: G06F21/60;G06F13/40;G06F13/28;G06F9/48
• 代理公司: 北京市盛峰律師事務所 11337
• 代理人: 于國富

1.一種基于多算法IP核實現MSI中斷處理的高速加解密系統，其特征在于，包括上位機以及通過PCIe3.0通道相連的加密算法芯片，所述加密算法芯片包括PCIe3.0核、DMA模塊、密鑰控制器、算法控制器、多個算法IP核及其內部的第一存儲單元、第二存儲單元，所述DMA模塊提供多個通道供加解密數據搬移，所述算法控制器接收上位機下發的加解密命令，并使用加解密命令中的算法IP核進行加解密操作，所述算法IP核內部的第一存儲單元和第二存儲單元緩存加解密源數據，算法IP核按乒乓方式對第一存儲單元和第二存儲單元中緩存數據進行加解密操作，所述密鑰控制器用于接收上位機下發的密鑰、初始化向量，根據命令中指定的算法，產生密鑰，以備算法IP核運行時從密鑰控制器中獲取密鑰執行加解密過程；

所述算法控制器包括算法控制器內部的中斷狀態寄存器和算法IP核空閑狀態寄存器，根據算法IP核X輸出的作業完成狀態，即MSI消息中斷的硬件信號，算法控制器將PCIe內存空間里的算法IP核空閑狀態寄存器對應的X比特位設置成1，表示該算法IP核空閑可用；算法控制器檢測到其內部的中斷狀態寄存器對應的X比特位是高電平時，算法控制器從算法IP核X的MSI中斷向量寄存器ALG_KERNEL_MSI_IV_Reg中讀出中斷向量號并寫入MSI消息中斷“Message Data”寄存器，為算法IP核X產生相對應的MSI消息中斷，通知上位機PCIE驅動已完成加解密操作。

2.根據權利要求1所述的基于多算法IP核實現MSI中斷處理的高速加解密系統，其特征在于，所述DMA模塊包括8個TX通道和8個RX通道，并且每個DMA通道的選擇是由算法控制器確定，即由算法控制器選定某一個DMA通道進行數據的搬移操作。

3.根據權利要求1所述的基于PCIE通道的多算法IP核的高速加解密系統，其特征在于，所述算法IP核數量為32個，對任一個算法IP核采用算法IP核X表示，X取值為1，2，…，32；

每個算法IP核內有第一存儲單元和第二存儲單元，用于緩存從PCIE接口讀取的加解密源數據，RAM采用簡單雙口RAM；

允許待寫入一定數量的加解密源數據到第一存儲單元或第二存儲單元后，算法控制器即開始讀取數據進行加解密工作，并將結果寫回到對應的存儲單元中；

算法控制器控制DMA通道按乒乓方式向每個算法IP核的第一存儲單元和第二存儲單元輸入加解密源數據，以及輸出加解密后的結果數據到主機系統的內存中；

算法IP核X按乒乓方式對第一存儲單元和第二存儲單元數據分別進行加解密操作，加解密完成后以硬件信號的方式通知算法控制器。

4.根據權利要求3所述的基于多算法IP核實現MSI中斷處理的高速加解密系統，其特征在于，加解密完成后以硬件信號的方式通知算法控制器具體是；

所述算法IP核空閑狀態寄存器中每個比特位對應一個算法IP核，當有算法IP核X產生加解密業務時，對應的X比特位清除成0，表示繁忙狀態；當某個算法IP核X產生作業完成狀態時，其對應的比特位X會被置成1，表示該算法IP核X處于空閑可用狀態；

根據算法IP核X輸出的第一存儲單元或第二存儲單元空閑狀態信號，從算法IP核X的內部寄存器中讀取待加密源數據的PCIE總線地址以及數據長度，選取一個DMA通道將待加解密數據搬移算法IP核X的第一存儲單元或第二存儲單元中，算法IP核X就開始加解密數據操作，并清除給算法控制器對應的存儲單元空閑狀態信號；

根據算法IP核X的輸出的第一存儲單元或第二存儲單元加解密完成狀態信號，再次從算法IP核X的內部寄存器中讀取待加密源數據的PCIE總線地址，配置DMA通道將加解密完成后的數據搬移到源數據的PCIE總線地址處，待確認數據搬移完成后，算法IP核X輸出作業完成狀態給算法控制器，對應的比特位X會被置成1，表示空閑可用狀態；

所述中斷狀態寄存器具有讀操作清零屬性并與算法IP核中斷輸出硬件信號相連接，中斷狀態寄存器中的每個比特位連接到一個算法IP核，當算法IP核X完成所有的作業操作時，輸出高電平給中斷狀態寄存器的X比特位，當上位機驅動在MSI ISR中讀取PCIe加解密芯片內部的中斷狀態寄存器時，得到比特位X的值是1，隨后的X比特位會變成低電平，即比特位X的值變成了0。