[發(fā)明專利]用于加速在圖形環(huán)境中執(zhí)行安全散列算法2(SHA-2)工作負載的融合指令

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• 申請日: 2022-05-25
• 公開（公告）號: CN115599289A
• 公開（公告）日: 2023-01-13
• 發(fā)明（設計）人: S·帕爾;W·費格哈利;C·李;W-Y·陳;T·R·鮑爾;A·萊亞謝夫斯基
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F9/50;G06T1/20
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李煒;黃嵩泉

1.一種處理器，包括：

處理資源，包括執(zhí)行電路，所述執(zhí)行電路用于：

接收融合安全散列算法SHA指令，所述融合SHA指令標識長度和函數(shù)控制，所述長度與所述融合SHA指令的數(shù)據(jù)尺寸對應，所述函數(shù)控制標識所述融合SHA指令的操作類型；

基于對所述融合SHA指令解碼，使由所述長度和所述函數(shù)控制標識的子函數(shù)被調度到所述執(zhí)行資源的整數(shù)流水線；以及

在所述執(zhí)行電路的整數(shù)流水線中執(zhí)行所述融合SHA指令的所述子函數(shù)，所述子函數(shù)用于對所述融合SHA指令的源操作數(shù)執(zhí)行合并的操作，所述合并的操作包括循環(huán)移位操作、移位操作和xor操作。

2.如權利要求1所述的處理器，其中，所述融合SHA指令的所述合并的操作執(zhí)行SHA-2算法的消息調度組成部分。

3.如權利要求1所述的處理器，其中，所述融合SHA指令的所述合并的操作執(zhí)行SHA-2算法的壓縮組成部分。

4.如權利要求1所述的處理器，其中，所述執(zhí)行電路的所述整數(shù)流水線包括：

布線，用于實現(xiàn)所述子函數(shù)的所述合并的操作中的所述循環(huán)移位操作和所述移位操作；以及

xor電路，用于實現(xiàn)所述xor操作。

5.如權利要求1所述的處理器，其中，所述長度與包括256位或512位中的至少一項的數(shù)據(jù)尺寸對應。

6.如權利要求1所述的處理器，其中，所述操作類型包括消息調度操作或壓縮操作中的至少一項。

7.如權利要求1所述的處理器，其中，所述融合SHA指令標識包括所述源操作數(shù)的單個源操作數(shù)。

8.如權利要求1所述的處理器，其中，所述處理器包括圖形處理單元GPU。

9.如權利要求1所述的處理器，其中，所述處理器是單指令多數(shù)據(jù)SIMD機器或單指令多線程SIMT機器中的至少一個。

10.一種方法，包括：

由圖形處理器的執(zhí)行資源接收融合安全散列算法SHA指令，所述融合SHA指令標識長度和函數(shù)控制，所述長度與所述融合SHA指令的數(shù)據(jù)尺寸對應，所述函數(shù)控制標識所述融合SHA指令的操作類型；

基于對所述融合SHA指令解碼，由所述執(zhí)行資源使由所述長度和所述函數(shù)控制標識的子函數(shù)被調度到所述執(zhí)行資源的整數(shù)流水線；以及

由所述執(zhí)行資源的執(zhí)行電路在所述執(zhí)行電路的整數(shù)流水線中執(zhí)行所述融合SHA指令的所述子函數(shù)，所述子函數(shù)用于對所述融合SHA指令的源操作數(shù)執(zhí)行合并的操作，所述合并的操作包括循環(huán)移位操作、移位操作和xor操作。

11.如權利要求10所述的方法，其中，所述融合SHA指令的所述合并的操作執(zhí)行SHA-2算法的消息調度組成部分。

12.如權利要求10所述的方法，其中，所述融合SHA指令的所述合并的操作執(zhí)行SHA-2算法的壓縮組成部分。

13.如權利要求10所述的方法，其中，所述執(zhí)行電路的所述整數(shù)流水線包括：

布線，用于實現(xiàn)所述子函數(shù)的所述合并的操作中的所述循環(huán)移位操作和所述移位操作；以及

xor電路，用于實現(xiàn)所述xor操作。

14.如權利要求10所述的方法，其中，所述長度與包括256位或512位中的至少一項的數(shù)據(jù)尺寸對應。

15.如權利要求10所述的方法，其中，所述操作類型包括消息調度操作或壓縮操作中的至少一項。