[發(fā)明專利]數(shù)字信號(hào)處理設(shè)備

在審

• 申請?zhí)枺?/td>: 202210552932.1
• 申請日: 2022-05-20
• 公開（公告）號(hào): CN115373629A
• 公開（公告）日: 2022-11-22
• 發(fā)明（設(shè)計(jì)）人: P·戈賓;J·里貝羅·德弗雷塔斯
• 申請（專利權(quán)）人: 意法半導(dǎo)體（格勒諾布爾2）公司;意法半導(dǎo)體(ALPS)有限公司
• 主分類號(hào): G06F7/544
• 分類號(hào): G06F7/544;G06F17/15
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 董莘

1.一種數(shù)字信號(hào)處理器，包括：

K個(gè)第一電子電路，其包括K個(gè)第一輸入、K個(gè)第二輸入和K個(gè)輸出，其中所述第一輸入被配置為接收多項(xiàng)式的G個(gè)連續(xù)系數(shù)的K個(gè)群組，所述多項(xiàng)式是具有N+1個(gè)系數(shù)的N次多項(xiàng)式，K是大于或等于2的N+1的約數(shù)，G等于(N+1)/K，每個(gè)群組內(nèi)的所述系數(shù)的秩從所述群組中的最高秩系數(shù)開始相互偏移K，在所述第一輸入上同時(shí)接收的所述系數(shù)的所述秩相互偏移1，其中所述第二輸入分別被配置為接收變量X^K，并且其中所述第一電子電路被配置為同時(shí)實(shí)施K個(gè)相應(yīng)霍納方法并且在輸出上遞送K個(gè)輸出結(jié)果；以及

第二電子電路，包括第一輸入、第二輸入和輸出，其中所述第一輸入被配置為從所述第一電子電路的輸出結(jié)果開始連續(xù)地接收所述第一電子電路的所述輸出結(jié)果，所述第一電子電路的所述輸出結(jié)果已經(jīng)處理了所述系數(shù)中的所述最高秩系數(shù)，其中所述第二輸入被配置為接收變量X，其中所述第二電子電路被配置為實(shí)現(xiàn)霍納方法，并且在所述第二電子電路的輸出上遞送針對所述變量X的所述多項(xiàng)式的值。

2.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中所述第一電子電路的每個(gè)對應(yīng)第一電路包括：

第一乘法器，包括第一輸入、第二輸入和輸出，所述第一乘法器的第一輸入連接到所述對應(yīng)第一電路的第二輸入；以及

第一加法器，包括第一輸入、第二輸入和輸出，所述第一加法器的第一輸入連接到所述對應(yīng)第一電路的第一輸入，所述第一加法器的所述第二輸入連接到所述第一乘法器的輸出，所述第一加法器的輸出連接到所述對應(yīng)第一電路的輸出并且環(huán)回到所述第一乘法器的第二輸入上。

3.根據(jù)權(quán)利要求2所述的數(shù)字信號(hào)處理器，其中所述第二電子電路包括：

第二乘法器，包括第一輸入、第二輸入和輸出，所述第二乘法器的第一輸入連接到所述第二電子電路的第二輸入；以及

第二加法器，包括第一輸入、第二輸入和輸出，所述第二加法器的第一輸入連接到所述第二電子電路的第一輸入，所述第二加法器的第二輸入連接到所述第二乘法器的輸出，所述第二加法器的輸出連接到所述第二電子電路的輸出并且環(huán)回到所述第二乘法器的第二輸入上。

4.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中所述第二電子電路是所述第一電子電路中的一個(gè)第一電子電路。

5.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中所述第二電子電路不同于所述第一電子電路中的每個(gè)第一電子電路。

6.一種伺服控制系統(tǒng)，包括：

伺服控制回路，集成根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器；以及

電動(dòng)機(jī)，連接到所述伺服控制回路。

7.根據(jù)權(quán)利要求6所述的伺服控制系統(tǒng)，其中所述伺服控制回路被配置為估值正弦函數(shù)的多項(xiàng)式近似，并且控制所述電動(dòng)機(jī)的旋轉(zhuǎn)角度。

8.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中K為2。

9.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中K為4。

10.一種數(shù)字信號(hào)處理器，包括：

第一電路，被配置為接收輸入多項(xiàng)式的第一子多項(xiàng)式，利用第一霍納方法估值所述第一子多項(xiàng)式，并且輸出估值所述第一子多項(xiàng)式的第一中間結(jié)果；

第二電路，被配置為接收所述輸入多項(xiàng)式的第二子多項(xiàng)式，利用第二霍納方法估值所述第二子多項(xiàng)式，并且輸出估值所述第二子多項(xiàng)式的第二中間結(jié)果，其中所述第一霍納方法和所述第二霍納方法被同時(shí)實(shí)現(xiàn)；以及

第三電路，被配置為接收所述第一中間結(jié)果以及所述第二中間結(jié)果，利用第三霍納方法估值所述第一中間結(jié)果以及所述第二中間結(jié)果以產(chǎn)生估值所述輸入多項(xiàng)式的最終結(jié)果，并且輸出所述最終結(jié)果。

11.根據(jù)權(quán)利要求10所述的數(shù)字信號(hào)處理器，其中所述最終結(jié)果是針對值估值所述輸入多項(xiàng)式的結(jié)果，并且所述第一子多項(xiàng)式和所述第二子多項(xiàng)式對于所述值的平方為一次多項(xiàng)式。