[發明專利]一種低誤碼率的SAR ADC電路

在審

• 申請號: 202210372235.8
• 申請日: 2022-04-11
• 公開（公告）號: CN114884510A
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 林志倫;岳慶華;劉亞東;莊志青
• 申請（專利權）人: 燦芯半導體（上海）股份有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03M1/46
• 代理公司: 上海灣谷知識產權代理事務所(普通合伙) 31289
• 代理人: 倪繼祖

1.一種低誤碼率的SAR ADC電路，其特征在于，包括：依次相接的電容DAC陣列、比較器和SAR邏輯電路，其中，

所述SAR邏輯電路產生比較器的使能信號和電容DAC陣列的控制信號；

所述SAR邏輯電路包括M個位處理單元和對應的M個DFF單元，其中M≥3且為正整數；

各所述位處理單元分別連接所述比較器、電容DAC陣列和采樣時鐘CKS；

所述DFF單元連接各所述位處理單元和采樣時鐘CKS。

2.根據權利要求1所述的低誤碼率的SAR ADC電路，其特征在于，所述SAR邏輯電路還包括異步時鐘產生電路，

所述異步時鐘產生電路連接所述比較器和采樣時鐘CKS；

M個所述位處理單元各自的MO端依次相接到下一個位處理單元的MI端，M個所述位處理單元各自的RO端依次相接到下一個位處理單元的RI端；第一個所述位處理單元的MI端連接到“0”電位；第一個所述位處理單元的RI端連接到采樣時鐘CKS；最后一個所述位處理單元的MO端通過第二非門連接第三與非門的一個輸入端；最后一個所述位處理單元的RO端連接第三與非門的另一個輸入端；第三與非門的輸出端通過第三非門連接所述異步時鐘產生電路。

3.根據權利要求2所述的低誤碼率的SAR ADC電路，其特征在于，所述異步時鐘產生電路包括第一非門、第一與非門、第二與非門和延時單元；

所述第一非門的輸入端接采樣時鐘CKS；

所述第一與非門的兩個輸入端連接所述比較器；

所述第一非門的輸出端、第一與非門的輸出端以及第三非門的輸出端分別連接所述第二與非門的三個輸入端；

所述第二與非門的輸出端連接所述延時單元的輸入端；

所述延時單元的輸出端連接所述比較器。

4.根據權利要求1所述的低誤碼率的SAR ADC電路，其特征在于，所述位處理單元包括：第四非門（I19）、第五非門（I22）、第六非門（I26）、第七非門（I27）、第八非門（I28）、第九非門（I29）、第十非門（I30）、第四與非門（I21）、第五與非門（I24）、同或門（I13）、第一或非門（I14）、第二或非門（I15）、第三或非門（I16）、第四或非門（I17）、第五或非門（I18）、第六或非門（I20）、第七或非門（I25）、第一鎖存器（I11）、第二鎖存器（I12）和延時器（I23），其中，

位處理單元的MI端連接所述第四或非門（I17）和第六或非門（I20）各自的第一輸入端；位處理單元的Q端連接所述第一鎖存器（I11）的D端；位處理單元的CKS端連接所述第一鎖存器（I11）和第二鎖存器（I12）各自的SET端，同時連接所述第三或非門（I16）的第一輸入端和所述第七或非門（I25）的第二輸入端；位處理單元的QB端連接所述第二鎖存器（I12）的D端；位處理單元的RI端連接第七或非門（I25）的第一輸入端；位處理單元的MO端連接所述第四非門（I19）的輸出端；位處理單元的D端連接所述第六或非門（I20）的輸出端；位處理單元的RO端連接所述延時器（I23）的輸出端；

所述同或門（I13）的兩個輸入端分別接第一鎖存器（I11）和第二鎖存器（I12）各自的Q端，輸出端連接所述第一或非門（I14）的第一輸入端；

所述第一或非門（I14）的第二輸入端連接所述延時器（I23）的輸出端，輸出端連接所述第二或非門（I15）的第二輸入端；

所述第二或非門（I15）的第一輸入端連接所述第三或非門（I16）的輸出端；

所述第三或非門（I16）的第二輸入端連接所述第二或非門（I15）的輸出端；

所述第四或非門（I17）的輸出端連接所述第四非門（I19）的輸入端，第二輸入端連接所述第三或非門（I16）的輸出端，

所述第五或非門（I18）的第一輸入端連接所述第三或非門（I16）的輸出端，第二輸入端連接所述第一鎖存器（I11）的Q端，輸出端連接所述第六或非門（I20）的第二輸入端；

所述第四與非門（I21）的兩個輸入端分別接所述第一鎖存器（I11）和第二鎖存器（I12）各自的Q端，輸出端連接所述第五非門（I22）的輸入端；

所述第五非門（I22）的輸出端連接所述延時器（I23）的輸入端；

所述第五與非門（I24）的第一輸入端連接所述第五非門（I22）的輸出端，第二輸入端連接所述第七或非門（I25）的輸出端，輸出端連接所述第十非門（I30）的輸入端；

所述第十非門（I30）的輸出端連接所述第一鎖存器（I11）和第二鎖存器（I12）各自的EN端；

所述第一鎖存器（I11）和第二鎖存器（I12）各自的Q端及Q反端分別通過所述第六非門（I26）、第七非門（I27）、第八非門（I28）和第九非門（I29）連接所述電容DAC陣列。