[發(fā)明專利]一種實(shí)現(xiàn)氮化鎵CMOS邏輯電路的結(jié)構(gòu)

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• 申請?zhí)枺?/td>: 202210361085.0
• 申請日: 2022-04-07
• 公開（公告）號: CN114725091A
• 公開（公告）日: 2022-07-08
• 發(fā)明（設(shè)計(jì)）人: 劉斯揚(yáng);劉培港;孫媛;張龍;孫偉鋒;時龍興
• 申請（專利權(quán)）人: 東南大學(xué);東南大學(xué)—無錫集成電路技術(shù)研究所
• 主分類號: H01L27/085
• 分類號: H01L27/085;H01L29/778;H01L29/20
• 代理公司: 南京瑞弘專利商標(biāo)事務(wù)所(普通合伙) 32249
• 代理人: 沈廉

一種實(shí)現(xiàn)氮化鎵CMOS邏輯電路的結(jié)構(gòu)，包括：實(shí)現(xiàn)P溝道氮化鎵晶體管：從下到上順序設(shè)有襯底、氮化鋁成核層、鋁鎵氮緩沖層、第一鋁鎵氮勢壘層、氮化鎵溝道層，氮化鎵溝道層上方設(shè)有第三鋁鎵氮勢壘層、鈍化層、金屬源極、金屬漏極，第三鋁鎵氮勢壘層上方設(shè)有柵極介質(zhì)層，柵極介質(zhì)層上方設(shè)有柵極金屬。實(shí)現(xiàn)N溝道氮化鎵晶體管：從下到上順序設(shè)有襯底、氮化鋁成核層、鋁鎵氮緩沖層、第一鋁鎵氮勢壘層、氮化鎵溝道層、第二鋁鎵氮勢壘層，第二鋁鎵氮勢壘層上方設(shè)有P型氮化鎵層、鈍化層、金屬源極、金屬漏極，P型氮化鎵層上方設(shè)有柵極金屬。本發(fā)明實(shí)現(xiàn)P溝道和N溝道氮化鎵器件的增強(qiáng)型操作，減少散射對空穴遷移率影響，提高P溝道器件的輸出電流。

技術(shù)領(lǐng)域

本發(fā)明主要涉及氮化鎵功率半導(dǎo)體集成技術(shù)領(lǐng)域，具體來說，是一種實(shí)現(xiàn)氮化鎵CMOS邏輯電路的結(jié)構(gòu)，實(shí)現(xiàn)具有較高閾值電壓和輸出電流的P溝道氮化鎵高電子遷移率晶體管(HEMT)與N溝道氮化鎵高電子遷移率晶體管(HEMT)的集成。

背景技術(shù)

當(dāng)前功率集成電路發(fā)展迅速，針對發(fā)展需求，傳統(tǒng)硅基電路的性能已近逼近理論極限，迫切需要新的材料代替硅基，第三代半導(dǎo)體材料氮化鎵是一個優(yōu)秀的選擇。三代半導(dǎo)體材料的典型代表氮化鎵(GaN)由于其所具有的寬禁帶寬度、高臨界電場等特性對高頻、高壓、高溫和大功率等應(yīng)用具有巨大的潛在應(yīng)用優(yōu)勢。對于氮化鎵材料目前一個主要的應(yīng)用場景就是通過AlGaN/GaN異質(zhì)結(jié)結(jié)構(gòu)在異質(zhì)結(jié)界面產(chǎn)生高濃度的二維電子氣(2DEG)，二維電子氣具有很好的高頻特性，基于二維電子氣設(shè)計(jì)性能優(yōu)異的氮化鎵電路。對于氮化鎵電路來說由于缺少與N溝道器件可集成的良好P溝道器件；目前的解決方法是通過用硅基材料設(shè)計(jì)氮化鎵N溝道器件的柵極驅(qū)動電路，這將帶來的問題是硅基驅(qū)動電路的頻率低于氮化鎵器件，降低其高頻特性同時未實(shí)現(xiàn)單片集成；此外可以通過NMOS邏輯設(shè)計(jì)氮化鎵電路，這也將帶來電路的靜態(tài)功耗增大。只有設(shè)計(jì)良好可與N溝道器件集成的P溝道氮化鎵器件才可以實(shí)現(xiàn)單片集成發(fā)揮出氮化鎵電路的潛力。

對于P溝道氮化鎵器件，由于本身存在的低空穴遷移率以及較高的方塊電阻導(dǎo)致了其相對于N溝道氮化鎵高電子遷移率晶體管具有較小的輸出電流，從而導(dǎo)致實(shí)現(xiàn)CMOS邏輯電路的困難，因此提高氮化鎵P溝道器件的電流能力是實(shí)現(xiàn)氮化鎵全集成電路要面對的問題之一；同時要確保P溝道器件與N溝道器件的工藝兼容。對于電力電子技術(shù)中保持器件常關(guān)操作是確保安全性的關(guān)鍵，因此對于P溝道器件和N溝道器件均要保持常關(guān)操作也是實(shí)現(xiàn)氮化鎵全集成電路要面對的問題之一。

本發(fā)明針對P溝道氮化鎵HEMT的低輸出電流，低閾值電壓和與N溝道氮化鎵HEMT的兼容問題提出一種新型氮化鎵HEMT結(jié)構(gòu)，此結(jié)構(gòu)下可以很好的提高P溝道氮化鎵HEMT的輸出電流和閾值電壓，同時該結(jié)構(gòu)下可以實(shí)現(xiàn)N溝道氮化鎵HEMT的高閾值電壓和高輸出電流,最終實(shí)現(xiàn)N溝道與P溝道的單片CMOS集成。

發(fā)明內(nèi)容

技術(shù)問題：本發(fā)明針對上述問題，提出了一種實(shí)現(xiàn)氮化鎵CMOS邏輯電路的結(jié)構(gòu)，本發(fā)明結(jié)構(gòu)能夠很好的提高P溝道氮化鎵高電子遷移率晶體管的輸出電流和閾值電壓，同時保持工藝兼容的N溝道氮化鎵高電子遷移率晶體管的常關(guān)操作和高輸出電流。

技術(shù)方案：本發(fā)明所述的一種實(shí)現(xiàn)氮化鎵CMOS邏輯電路的結(jié)構(gòu)從下到上順序設(shè)有襯底、氮化鋁成核層、鋁鎵氮緩沖層，在鋁鎵氮緩沖層上設(shè)有分離開設(shè)置的兩部分第一鋁鎵氮勢壘層，在兩部分第一鋁鎵氮勢壘層上分別設(shè)有氮化鎵溝道層，在兩部分氮化鎵溝道層上分別設(shè)有第二鋁鎵氮勢壘層；其中第一部分的氮化鎵溝道層上方設(shè)有第三鋁鎵氮勢壘層、第一鈍化層、第二鈍化層、第一源極及第一漏極，第一鈍化層、第二鈍化層分別位于第三鋁鎵氮勢壘層兩側(cè)，第一源極及第一漏極分別位于第一鈍化層、第二鈍化層兩外側(cè)，第三鋁鎵氮勢壘層上方設(shè)有柵極介質(zhì)層，柵極介質(zhì)層上方設(shè)有第一柵極；其中第二部分的氮化鎵溝道層上方設(shè)有第二鋁鎵氮勢壘層，在第二鋁鎵氮勢壘層上設(shè)有第二P型氮化鎵層、第三鈍化層、第四鈍化層，第二源極，第二漏極，第三鈍化層、第四鈍化層分別位于第二P型氮化鎵層的兩側(cè)，第二源極，第二漏極分別位于第三鈍化層、第四鈍化層的兩外側(cè)，在第二P型氮化鎵層的上方設(shè)有第二柵極。