[發明專利]非易失性存儲器及其數據擦除方法

在審

• 申請號: 202210341515.2
• 申請日: 2022-03-29
• 公開（公告）號: CN114783493A
• 公開（公告）日: 2022-07-22
• 發明（設計）人: 賈建權;靳磊
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: G11C16/16
• 分類號: G11C16/16
• 代理公司: 北京英思普睿知識產權代理有限公司 16018
• 代理人: 劉瑩;聶國斌

本申請公開了一種非易失性存儲器及數據擦除方法。所述非易失性存儲器包括：存儲陣列，形成在襯底上并包括多個存儲塊，所述存儲塊包括由多個存儲單元連接至同一位線形成的存儲單元串，所述存儲單元串包括設置在所述位線與上選擇柵晶體管之間的上虛擬字線層；以及外圍電路，所述外圍電路與所述存儲陣列耦接，并被配置為控制以：在數據擦除操作期間，在所述上虛擬字線層附近生成柵極致漏極泄漏電流，以對選定的存儲塊進行柵極致漏極泄漏擦除。

技術領域

本申請涉及半導體技術領域，更具體地，涉及非易失性存儲器及其操作方法。

背景技術

半導體存儲器廣泛應用于各種電子裝置中，例如蜂窩電話、數碼相機、個人數字助理、醫療電子裝置、移動計算裝置和非移動計算裝置中。非易失性存儲器允許信息被存儲和保存。非易失性存儲器的示例包括閃存存儲器(例如，NAND型和NOR型閃存存儲器)和電可擦可編程只讀存儲器(EEPROM)。

近來，已提出了使用三維(3D)堆疊存儲器結構的超高密度存儲器件。例如，3DNAND堆疊閃存存儲器件可以由交替的導電層和電介質層的陣列形成。每個平面NAND存儲器由通過多條字線和位線連接的存儲單元陣列構成。數據被逐頁地編程到平面NAND存儲器中或從平面NAND存儲器讀出，并被逐塊地從平面NAND存儲器擦除。

然而，由于三維存儲器中的堆疊層層數日益增加，除了導致溝道結構具有較高的深寬比而影響三維存儲器的功能外，在解決溝道結構的高深寬比的同時可能會對三維存儲器擦除操作產生不良影響，例如無法完全將數據擦除或是擦除效率低等問題，尤其是堆疊層數日益增加時，因此，需要提供一種改進的三維存儲器的擦除操作方法。

發明內容

本申請提出了一種非易失性存儲器及其數據擦除方案。

本申請的一方面提供了一種非易失性存儲器，其中，所述非易失性存儲器包括：存儲陣列，形成在襯底上并包括多個存儲塊，存儲塊包括由多個存儲單元連接至同一位線形成的存儲單元串，存儲單元串包括設置在位線與上選擇柵晶體管之間的上虛擬字線層；以及外圍電路，所述外圍電路與存儲陣列耦接，并被配置為控制以：在數據擦除操作期間，在上虛擬字線層附近生成柵極致漏極泄漏電流，以對選定的存儲塊進行柵極致漏極泄漏擦除。

在本申請的一個實施方式中，襯底包括N阱摻雜區，存儲單元串還包括設置在N阱摻雜區與下選擇柵晶體管之間的下虛擬字線層；其中，外圍電路被配置為控制以：在數據擦除操作期間，在下虛擬字線層附近產生柵極致漏極泄漏電流，以對所選定的存儲塊進行柵極致漏極泄漏擦除。

在本申請的一個實施方式中，外圍電路被配置為通過執行以下操作來在上虛擬字線層和下虛擬字線層附近生成柵極致漏極泄漏電流：對所選定的存儲單元串的位線和N阱摻雜區施加擦除電壓，并對上虛擬字線層和下虛擬字線層施加低電平保持電壓；以及在擦除電壓到達其中間電平之后，關斷施加在上虛擬字線層和下虛擬字線層上的低電平保持電壓。

在本申請的一個實施方式中，擦除電壓的峰值電平為15伏特至20伏特，擦除電壓的中間電平為5伏特至15伏特，低電平保持電壓為0伏特至8伏特。

在本申請的一個實施方式中，與上虛擬字線層和下虛擬字線層中的至少一個相對的溝道層部分包括P型摻雜部分。

在本申請的一個實施方式中，上虛擬字線層和下虛擬字線層中的每一個都包括至少一個偽存儲單元，所述偽存儲單元可作為單層存儲單元或多層存儲單元使用。

在本申請的一個實施方式中，存儲陣列為三維NAND存儲陣列。

本申請的再一方面提供了一種存儲器系統，其特征在于，所述存儲器系統包括：控制器；以及上述任一非易失性存儲器，其中，所述控制器耦合至所述存儲器，并用于控制所述存儲器進行數據存儲。