[發明專利]一種基于神經網絡和序列對的布圖規劃面積最優方法

在審

• 申請號: 202210324355.0
• 申請日: 2022-03-30
• 公開（公告）號: CN114707460A
• 公開（公告）日: 2022-07-05
• 發明（設計）人: 黃益豪;蔡述庭;邢延;熊曉明
• 申請（專利權）人: 廣東工業大學
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/27;G06K9/62;G06N3/04;G06N3/08;G06F111/06
• 代理公司: 廣東廣信君達律師事務所 44329
• 代理人: 熊冰

本發明公開了一種基于神經網絡和序列對的布圖規劃面積最優方法，該方法針對集成電路電子設計自動化中布圖規劃問題，首先利用布圖規劃最優解構建布圖規劃數據庫，解決機器學習數據量不夠的問題；同時將將布圖規劃中序列對表示的布圖轉化為機器學習中的分類問題，最后通過多層感知機搭建神經網絡模型并進行訓練，得到訓練好的模型用于預測布圖規劃面積最優的解；本方法能夠快速有效的找到布圖規劃面積最優方案。

技術領域

本發明涉及數字集成電路電子設計自動化領域，具體涉及一種基于神經網絡和序列對的布圖規劃面積最優方法。

背景技術

在摩爾定律的激勵下，集成電路進入了超大規模時代。單芯片上集成的晶體管數量已經達到百億級，工程師手工設計電路已經無法滿足設計指標的需要。在這種情況下，出現了電子設計自動化(EDA)技術，指利用計算機輔助設計軟件，來完成超大規模集成電路(VLSI)芯片的功能設計、仿真、綜合、驗證、物理設計等流程的設計方式。其中，物理設計是將網表的電路信息轉化為物理幾何表示的過程，此過程最后得到的版圖GDSII文件將用于芯片生產制造環節。布圖規劃(Floorplan)是物理設計中的核心步驟，目的是確保每個模塊被分配一個形狀或合適的位置以及每個與外部有連接的引腳被分配合理的位置。此外，布圖規劃一方面將影響芯片的性能、功耗、面積、線長等指標，進而影響時序、擁塞等設計目標。另一方面影響后續布局、布線階段的進行，一個布圖規劃不良的設計，很難在后續階段滿足設計需求。由此，布圖規劃是集成電路物理設計流程中非常重要的環節。

隨著5G和人工智能時代的到來以及對算力的需求，單顆芯片所包含的功能越來越來多，這樣就導致單顆芯片面積增大。在物理設計中，芯片的最終面積是在布圖規劃階段確定，因而，面積成為了布圖規劃的評價指標之一。在工藝節點的持續降低下，出現了一些新的評價指標，例如可布線性、時序驅動等等，但是最主要的評價指標是面積。

雖然布圖規劃已經被證明是一個NP-hard問題，但在研究人員多年的努力下，涌現出大量解決布圖規劃的優秀方法。盡管這些方法各有優缺點，但是根據方法切入點的不同，大致可以分為四類：基于劃分的方法(Dunlop A E,Kernighan B W.A procedure forplacement of standard cell VLSI circuits[J].IEEE Transactions on Computer-Aided Design,1985,4(1):92-98.)、基于模擬退火等啟發式方法(Tang X,Wong D F.FAST-SP:A fast algorithm for block placement based on sequence pair[C]//Proceedings of the 2001 Asia and South Pacific design automationconference.2001:521-526.)、基于力導向等解析式方法(P.Spindler,U.Schlichtmannand F.M.Johannes,Kraftwerk2—A Fast Force-Directed Quadratic PlacementApproach Using an Accurate Net Model,in IEEE Transactions on Computer-AidedDesign of Integrated Circuits and Systems,vol.27,no.8,pp.1398-1411,Aug.2008,doi:10.1109/TCAD.2008.925783.)以及基于人工智能的方法(Mirhoseini A,Goldie A,Yazgan M,et al.A graph placement methodology for fast chip design[J].Nature,2021,594(7862):207-212.)，其中人工智能方法主要是傳統機器學習和強化學習這兩類。