[發明專利]用于在處理器與FPGA之間劃分仿真模型的方法

在審

• 申請號: 202210306250.2
• 申請日: 2022-03-25
• 公開（公告）號: CN115130407A
• 公開（公告）日: 2022-09-30
• 發明（設計）人: D·盧貝雷;A·阿格納
• 申請（專利權）人: 德斯拜思有限公司
• 主分類號: G06F30/3308
• 分類號: G06F30/3308;G06F30/32
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 劉盈

1.用于將圖形的仿真模型劃分為第一子模型和第二子模型的方法，其中，所述仿真模型的功能以模塊形式建模，各模塊至少部分地通過信號連接，周期性地執行各模塊并且給所述仿真模型的每個模塊配設一個采樣時間，所述第一子模型確定用于在第一計算單元、特別是處理器上執行，而所述第二子模型確定用于在第二計算單元上、特別是可編程的邏輯組件上執行，所述方法包括相繼的步驟：

a.將至少一個第一模塊識別為歸屬于第一子模型并且將至少一個第二模塊識別為歸屬于第二子模型，其中，所述歸屬借助采樣時間和/或資源配置來確定；

b.尋找由多個模塊組成的循環群組，其中，所述循環群組的各模塊全部具有同一個采樣時間，所述循環群組被視為不可分，

c.識別由各模塊組成的非循環群組，

d.將這些群組中的各個模塊配設給第一子模型或第二子模型，其中，不可分的循環群組的所有模塊配設給同一個子模型，

e.由第一子模型產生用于第一計算單元的代碼、特別是程序代碼，并且

f.由第二子模型產生用于第二計算單元的代碼、特別是配置比特流。

2.按照權利要求1所述的方法，其特征在于，所述仿真模型包括在第一結構層級中的至少一個模塊和在第二結構層級中的至少一個模塊，并且在進一步的步驟之前將所述仿真模型的各模塊聚集在一個共同的結構層級中。

3.按照權利要求2所述的方法，其特征在于，所述仿真模型包含輸入端口、輸出端口和/或總線，并且將所述仿真模型的各模塊聚集在一個共同的結構層級中的步驟包括至少去除所述輸入端口、輸出端口和/或總線中的一些以及添加相應的信號。

4.按照上述權利要求之一所述的方法，其特征在于，如果滿足以下條件中的一項或多項，則將模塊識別為歸屬于第二子模型：

I.所述模塊配設有處于預定的采樣閾值之下的采樣時間；

II.所述模塊配設有處于預定的延遲閾值之下的延遲；

III.所述模塊配設有FPGA的資源、如特別是FPGA的I/O引腳。

5.按照上述權利要求之一所述的方法，其特征在于，如果滿足以下條件中的一項或多項，則將模塊識別為歸屬于第一子模型：

I.所述模塊描述功能調用、特別是操作系統的功能和/或對網絡接口的訪問；

II.所述模塊配設有處理器的資源、如特別是處理器的寄存器。

6.按照上述權利要求之一所述的方法，其特征在于，尋找循環群組的步驟包括遞歸的細分，其中，對于所尋找到的循環群組檢驗：全部模塊是否具有相同的采樣時間，其中，在這種情況下所述循環群組被視為不可分并且被保留，并且否則所述循環群組在具有不同的采樣時間的模塊之間細分為新的循環或非循環的子群組，直至不再存在可細分的循環群組。

7.按照上述權利要求之一所述的方法，其特征在于，將這些群組中的各個模塊配設給第一子模型或第二子模型的步驟借助預定的規則進行。

8.按照權利要求7所述的方法，其特征在于，按照所述規則，所有不必在可編程的邏輯組件上執行的模塊配設給第一子模型。

9.按照權利要求8所述的方法，其特征在于，如果模塊通過信號與識別為歸屬于第二子模型的模塊連接，并且所述信號具有比寬度閾值更高的位寬和/或比變化閾值更高的變化頻率和/或所述信號具有比信號延遲閾值更短的延遲，則所述模塊也必須在可編程的邏輯組件上執行。

10.按照上述權利要求之一所述的方法，其特征在于，在將這些群組中的各個模塊配設給第一子模型或第二子模型的步驟之后，通過用戶界面顯示所劃分的模型的圖形的表示，并且通過用戶界面接收劃分的變化。

11.按照權利要求10所述的方法，其特征在于，借助附加規則、特別是借助資源配置的缺失來識別如下模塊，所述模塊不僅能夠配設給第一子模型而且能夠配設給第二子模型，其中，所述模塊在用戶界面中突出地顯示，并且這些模塊的配設借助用戶輸入進行。