[發明專利]集成電路

在審

• 申請號: 202210276255.5
• 申請日: 2022-03-21
• 公開（公告）號: CN114975278A
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 張榮宏;林志昌;陳仕承;姚茜甯;江國誠;王志豪;林家彬;李威養;呂衍昇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開提供一種集成電路，包括基板上的第一納米結構晶體管以及第二納米結構晶體管。第一納米結構晶體管的源極/漏極區域通過底部介電區域與半導體基板電性隔離。第二納米結構晶體管的源極/漏極區域與半導體基板直接接觸。

技術領域

本公開涉及一種集成電路及其形成方法，特別涉及一種具有底部介電 區域的集成電路及其形成方法。

背景技術

在包括智能手機、平板電腦、臺式電腦、筆記本電腦以及許多其他類 型的電子儀器的電子裝置中，一直存在增加計算能力的需求。集成電路 (integrated circuit)為這些電子裝置提供了計算能力。在集成電路中增加計算 能力的一種方法，是增加晶體管以及其他集成電路特征的數量，它們可以 被包括在半導體基板的給定的面積中。

納米結構(nanostructure)晶體管可以幫助提高計算能力，因為納米結構 晶體管可以非常地小，并且可以具有相較于傳統晶體管有所改善的功能。 納米結構晶體管可包括多個半導體納米結構(例如：納米線、納米片等)，它 們扮演晶體管的通道區域。源極與漏極區域可被耦接(couple)至納米結構。 形成具有所需特性的源極與漏極區域可能相當困難。

發明內容

本公開一些實施例提供一種集成電路。上述集成電路包括半導體基板 以及第一晶體管。第一晶體管包括第一通道區域、位于半導體基板上方并 耦接至第一通道區域的第一源極/漏極區域、以及與第一源極/漏極區域的底 部接觸并將第一源極/漏極區域與半導體基板分隔的底部介電區域。

本公開一些實施例提供一種集成電路的形成方法。上述集成電路的形 成方法包括在半導體基板上方形成第一晶體管的第一通道區域、在半導體 基板上形成底部介電區域、以及在底部介電區域上形成第一晶體管的第一 源極/漏極區域，其中第一源極/漏極區域耦接至第一通道區域。

本公開一些實施例提供一種集成電路的形成方法。上述集成電路的形 成方法包括在半導體基板上方形成第一鰭片，第一鰭片包括多個半導體納 米結構，多個半導體納米結構共同對應第一柵極全環晶體管的第一通道區 域。上述集成電路的形成方法包括在半導體基板上方形成第二鰭片，第二 鰭片通過第一溝槽與第一鰭片分隔且包括多個第二半導體納米結構，多個 第二半導體納米結構共同對應第二柵極全環晶體管的第二通道區域。上述 集成電路的形成方法包括在半導體基板上的第一溝槽的底部處沉積底部介 電區域，以及在底部介電區域上沉積第一柵極全環晶體管與第二柵極全環 晶體管的源極/漏極區域。

附圖說明

本公開的實施方式自后續實施方式及附圖可更佳理解。須強調的是， 依據產業的標準作法，各種特征并未按比例繪制。事實上，各種特征的尺 寸可能任意增加或減少以清楚論述。

圖1是根據一些實施例所示的集成電路的方框圖。

圖2A至圖2Q是根據一些實施例所示，集成電路在工藝的多種階段的 截面圖。

圖3A至圖3F是根據一些實施例所示，集成電路的多種晶體管的截面 圖。

圖4是根據一些實施例所示，用于形成集成電路的工藝的流程圖。

圖5是根據一些實施例所示，用于形成集成電路的工藝的流程圖。

附圖標記說明：

100：集成電路

102：半導體基板

104：第一晶體管

106：第二晶體管

107：半導體納米結構

108：柵極電極

110：源極/漏極區域

112：底部介電區域

114：半導體納米結構