[發明專利]具有改進的溝道遷移率的三維晶體管

在審

• 申請號: 202210246528.1
• 申請日: 2014-10-14
• 公開（公告）號: CN114613771A
• 公開（公告）日: 2022-06-10
• 發明（設計）人: S·弗萊克豪斯基;J·亨治爾;R·里克特;P·扎沃卡
• 申請（專利權）人: 格芯（美國）集成電路科技有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/161;H01L29/78;H01L21/336;H01L21/8234
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及具有改進的溝道遷移率的三維晶體管，提供一種包括至少第一及第二三維晶體管的半導體結構，其中，該第一晶體管與該第二晶體管彼此并聯電性連接，以及其中，各晶體管包括源極和漏極，其中，該第一晶體管的源極和/或漏極分別與該第二晶體管的源極和/或漏極至少部分隔開。本發明還涉及一種用以形成這樣的半導體結構的制程。

本發明是中國專利申請號為201410541490.6，發明名稱為“具有改進的溝道遷移率的三維晶體管”，申請日為2014年10月14日的專利申請的分案申請。

技術領域

本發明通常涉及能夠提升晶體管的電性特征的包括具有三維溝道架構的晶體管，例如鰭式場效應晶體管(FinFET)的高度復雜集成電路及其制造方法。

背景技術

制造例如CPU(中央處理單元)、儲存裝置、專用集成電路(application specificintegrated circuit；ASIC)等先進集成電路需要依據特定的電路布局在給定的芯片面積上形成大量電路元件，其中，場效應晶體管代表一種重要類型的電路元件，其基本確定集成電路的性能。一般來說，目前實施多種制程技術，其中，對于許多類型的復雜電路，包括場效應晶體管，MOS技術因在操作速度和/或功耗和/或成本效率方面的優越特性而成為目前最有前景的方法之一。在使用例如MOS技術制造復雜集成電路期間，在包括結晶半導體層的襯底上形成數百萬個晶體管，例如N溝道晶體管和/或P溝道晶體管。場效應晶體管，無論是N溝道晶體管還是P溝道晶體管，通常包括PN結，它通過被稱作源漏極區的高摻雜區與鄰近該高摻雜區設置的弱摻雜或未摻雜區例如溝道區的界面形成。在場效應晶體管中，溝道的電導率，亦即導電溝道的驅動電流能力，由鄰近該溝道形成并通過薄的絕緣層與該溝道隔開的柵極電極控制。在柵極電極上施加適當的控制電壓從而形后導電溝道以后，溝道的電導率尤其依賴于摻雜物濃度、載流子的遷移率以及源漏極之間的距離(對于平面晶體管架構)，該距離也被稱作溝道長度。

基于成熟的材料進一步考慮縮小裝置尺寸，業界已提出新的晶體管配置，其中設置“三維”架構以獲得想要的溝道寬度，同時保持流過溝道的電流的優越可控性。為此，業界已提出FinFET，其中，在SOI(silicon-on-insulator；絕緣體上硅)的薄的主動層或標準的硅襯底中形成由硅構成的薄片或鰭片，其中，在兩側壁上以及(如想要的話)在頂面上設置柵極介電材料及柵極電極材料，以實現溝道完全耗盡的多柵極晶體管。

在形成FinFET的一些傳統方法中，以長條形的裝置特征形成鰭片，接著沉積柵極電極材料，可能結合任意間隙壁，隨后通過外延生長源極或漏極材料可“合并”鰭片的端部。尤其，以這種方式可并聯連接數個FinFET，以增加總體的驅動電流。通常接著，為實現這樣的并聯連接，各FinFET使用相同的源區和/或漏區。

不過，這對于FinFET晶體管的電性性能有負面影響。在各種問題中，針對所有的FinFET具有共同的源漏極的這樣一種方法，增加了源極與柵極之間以及漏極與柵極之間的寄生電容，且其限制各FinFET上可獲得的應力類型及其數量。

針對上述情形，本揭露涉及半導體裝置及制造技術，其中，可形成FinFET或一般而言的三維晶體管并使其彼此潛在地并聯連接，同時避免或至少降低上述一個或多個問題的影響。

發明內容

下面提供本發明的簡要總結，以提供本發明的一些實施態樣的基本理解。本發明內容并非詳盡概述本發明。其并非意圖識別本發明的關鍵或重要元件或劃定本發明的范圍。其唯一目的在于提供一些簡化的概念，作為后面所討論的更詳細說明的前序。