[發明專利]用于混洗浮點或整數值的裝置和方法

在審

• 申請號: 202210215079.4
• 申請日: 2011-12-23
• 公開（公告）號: CN114721721A
• 公開（公告）日: 2022-07-08
• 發明（設計）人: R·凡倫天;E·烏爾德-阿邁德-瓦爾;J·考博爾;T·尤里爾;B·L·托爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/308
• 分類號: G06F9/308;G06F9/315;G06F9/30
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳依心;黃嵩泉

1.一種處理器，用于執行一個或多個指令，所述處理器包括：

解碼器電路，用于解碼指令，所述指令具有用于標識第一源寄存器的字段、用于標識第二源寄存器的字段、用于存儲立即數的字段、用于標識目的地寄存器的字段、以及操作碼；

執行電路，用于執行經過解碼的所述指令，從而基于所述操作碼，將數據元素從所標識的第一源寄存器和所標識的第二源寄存器混洗到所述目的地寄存器中，其中所述立即數確定所標識的第一源寄存器和所標識的第二源寄存器中的哪個數據元素要被混洗到所標識的目的地寄存器中，其中基于所標識的目的地寄存器中的數據元素的位置決定混洗來自所標識的第一源寄存器還是來自所標識的第二源寄存器的數據元素。

2.如權利要求1所述的處理器，其特征在于，所述指令還包括用于標識掩碼數據結構的字段，所述執行電路進一步用于讀取存儲在掩碼數據結構中的每個掩碼位，所述掩碼數據結構包括和所標識的目的地寄存器中的數據元素相關聯的掩碼位，所述掩碼位用于確定所混洗的數據元素是否要被存儲在所標識的目的地寄存器中。

3.如權利要求1所述的處理器，其特征在于，在所述目的地寄存器中的每個數據元素包括128位的數據。

4.如權利要求1所述的處理器，其特征在于，在所述第一和第二源寄存器中的每個數據元素包括128位的數據。

5.一種用于指令執行的方法，包括：

解碼指令，所述指令具有用于標識第一源寄存器的字段、用于標識第二源寄存器的字段、用于存儲立即數的字段、用于標識目的地寄存器的字段、以及操作碼；

執行經過解碼的所述指令，從而基于所述操作碼，將數據元素從所標識的第一源寄存器和所標識的第二源寄存器混洗到所述目的地寄存器中，其中所述立即數確定所標識的第一源寄存器和所標識的第二源寄存器中的哪個數據元素要被混洗到所標識的目的地寄存器中，其中基于所標識的目的地寄存器中的數據元素的位置決定混洗來自所標識的第一源寄存器還是來自所標識的第二源寄存器的數據元素。

6.如權利要求5所述的方法，其特征在于，所述指令還包括用于標識掩碼數據結構的字段，所述執行進一步讀取存儲在掩碼數據結構中的每個掩碼位，所述掩碼數據結構包括和所標識的目的地寄存器中的數據元素相關聯的掩碼位，所述掩碼位用于確定所混洗的數據元素是否要被存儲在所標識的目的地寄存器中。

7.如權利要求5所述的方法，其特征在于，在所述目的地寄存器中的每個數據元素包括128位的數據。

8.如權利要求5所述的方法，其特征在于，在所述第一和第二源寄存器中的每個數據元素包括128位的數據。

9.一種方法，包括：

使用x86編譯器編譯采用高級程序語言的程序，以生成由具有至少一個x86指令集核的第一處理器原生執行的x86二進制代碼；

使用指令轉換器，將所述x86二進制代碼轉換成能夠由不具有x86指令集核的第二處理器原生執行的替代二進制代碼。

10.一種處理器核，包括：

指令解碼器；

與所述指令解碼器耦合的標量單元，所述標量單元使用標量寄存器；

與所述指令解碼器耦合的矢量單元，所述矢量單元使用矢量寄存器；以及

L1高速緩存，其允許對所述標量寄存器和所述矢量寄存器的低等待時間訪問，

所述處理器核使用全局L2高速緩存的本地子集，并具有對所述本地子集的直接訪問路徑。