[發明專利]存儲器裝置

在審

• 申請號: 202210207806.2
• 申請日: 2022-03-04
• 公開（公告）號: CN114882919A
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 阿圖爾·卡多奇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C5/14
• 分類號: G11C5/14
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 聶慧荃

本公開提出一種存儲器裝置。存儲器裝置包括記憶單元及邊緣單元。在一范例中，此存儲器裝置包括：記憶單元陣列，用于儲存數據；多個第一邊緣單元，不用于儲存數據；以及多個第二邊緣單元，不用于儲存數據。多個所述第一邊緣單元及多個所述第二邊緣單元分別被配置于記憶單元陣列的相反二側。多個所述第一邊緣單元及多個所述第二邊緣單元中至少一邊緣單元包括電路，被配置為控制記憶單元陣列進入或離開電源切斷模式。

技術領域

總體而言，本公開涉及存儲器裝置；尤其涉及包括記憶單元及邊緣單元的存儲器裝置。

背景技術

半導體集成電路(IC)產業提供了多種存儲器裝置，用于解決多個不同領域中的問題。存儲器裝置，例如靜態隨機存取存儲器(SRAM)裝置，是由記憶單元(memory cells)陣列構成的，在陣列的兩側具有邊緣單元(edge cells)。邊緣單元可維持記憶單元布局樣式(layout pattern)的連續性，減輕存儲器裝置中的閂鎖效應(latch-up)，并減少存儲器設計的復雜度，以提高可制造性。

然而，存儲器裝置中的邊緣單元，會占用存儲器裝置的大量面積。例如，在包括256個記憶單元的陣列的現有存儲器裝置中，陣列的每一側各具有10個邊緣單元。若每一記憶單元及每一邊緣單元占用的面積相同(例如2個接觸間距(contacted poly pitches；CPP))，則該存儲器裝置的額外負荷(overhead)約為7.8％。

發明內容

本公開的一方式，包括一種存儲器裝置。此存儲器裝置包括：記憶單元陣列，用于儲存數據；多個第一邊緣單元，不用于儲存數據；以及多個第二邊緣單元，不用于儲存數據。多個所述第一邊緣單元及多個所述第二邊緣單元分別被配置于記憶單元陣列的相反二側。多個所述第一邊緣單元及多個所述第二邊緣單元中，至少一邊緣單元包括電路，被配置為控制記憶單元陣列進入或離開電源切斷模式。

本公開的另一方式，包括一種靜態隨機存取存儲器(SRAM)芯片。此SRAM芯片包括：SRAM單元陣列，用于儲存數據；多個第一邊緣單元，不用于儲存數據；以及多個第二邊緣單元，不用于儲存數據。多個所述第一邊緣單元及多個所述第二邊緣單元分別被配置于SRAM單元陣列的相反二側。多個所述第一邊緣單元及多個所述第二邊緣單元中，至少一邊緣單元包括電源開關，被配置為控制對SRAM單元陣列的電源供應。

本公開的又一方式，包括一種用于操作靜態隨機存取存儲器(SRAM)芯片的方法，此SRAM芯片包括SRAM單元陣列及多個邊緣單元，此方法包括：施加邏輯高電源(logic highpower)至睡眠信號，以產生啟用睡眠信號；基于啟用睡眠信號，將第一字元線自邏輯低電源(logic low power)平移(shift)至邏輯高電源，該第一字元線耦接至多個所述邊緣單元中的電源頭開關邊緣單元(power header edge cell)；響應于第一字元線的平移，關閉電源頭開關邊緣單元中的一對PMOS晶體管；基于啟用睡眠信號，將第二字元線自邏輯高電源平移至邏輯低電源，該第二字元線耦接至多個所述邊緣單元中的電源腳開關邊緣單元(powerfooter edge cell)；響應于第二字元線的平移，關閉電源腳開關邊緣單元中的一對NMOS晶體管；以及基于PMOS及NMOS晶體管的關閉，將SRAM單元陣列自正常電源模式切換至電源切斷模式。

附圖說明

本公開的各方式，于閱讀下文“實施方式”一節，并搭配附隨的附圖一同閱讀后，可達最佳的理解。應注意，依據本公開所屬產業的慣常作法，各特征并未依比例繪制。事實上，為了敘述的清晰明確起見，各特征的尺寸可任意放大或縮小。在說明書及附圖中，相同的參考編號代表相同的特征。

圖1為依據本公開的某些實施例，顯示包括記憶單元及邊緣單元的范例存儲器裝置的一種范例布局(layout)。

圖2為依據本公開的某些實施例，顯示存儲器裝置的邊緣單元中的一種范例電路。

圖3為依據本公開的某些實施例，顯示存儲器裝置的邊緣單元中的一種范例布局。