[發(fā)明專利]基于多電場(chǎng)模型的時(shí)鐘驅(qū)動(dòng)FPGA芯片全局布局方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202210205894.2
• 申請(qǐng)日: 2022-03-04
• 公開（公告）號(hào): CN114330190B
• 公開（公告）日: 2022-05-20
• 發(fā)明（設(shè)計(jì)）人: 林亦波;麥景
• 申請(qǐng)（專利權(quán)）人: 北京大學(xué)
• 主分類號(hào): G06F30/347
• 分類號(hào): G06F30/347;G06F30/343
• 代理公司: 北京萬象新悅知識(shí)產(chǎn)權(quán)代理有限公司 11360
• 代理人: 黃鳳茹

本發(fā)明公布了一種基于多電場(chǎng)模型的時(shí)鐘驅(qū)動(dòng)FPGA芯片全局布局方法，分別對(duì)多種不同器件類型的密度分布建立電場(chǎng)模型；輸入邏輯綜合后得到的電路網(wǎng)表和FPGA芯片的布局限制，使得在全局布局階段生成有利于合法化階段滿足時(shí)鐘路由限制的布局結(jié)果；將帶約束非凸優(yōu)化模型轉(zhuǎn)化為無約束非凸優(yōu)化模型；采用嵌套優(yōu)化框架方法統(tǒng)一對(duì)約束求解，即實(shí)現(xiàn)基于多電場(chǎng)模型的時(shí)鐘驅(qū)動(dòng)FPGA芯片全局布局。本發(fā)明方法還采用適合GPU進(jìn)行并行運(yùn)算的算法結(jié)構(gòu)，能夠充分利用GPU進(jìn)行加速計(jì)算，從而在全局布局階段高效地獲得較好的滿足時(shí)鐘路由限制的布局結(jié)果，提升FPGA芯片全局布局的質(zhì)量和效果。

技術(shù)領(lǐng)域

本發(fā)明屬于電子電氣設(shè)計(jì)自動(dòng)化（Electronic Design Automation，以下簡稱EDA）技術(shù)領(lǐng)域，涉及芯片集成電路物理設(shè)計(jì)中針對(duì)現(xiàn)場(chǎng)可編程門陣列（FieldProgrammable Gate Array，以下簡稱FPGA）的全局布局技術(shù)，具體涉及一種基于多電場(chǎng)模型系統(tǒng)的時(shí)鐘驅(qū)動(dòng)FPGA全局布局方法。

背景技術(shù)

FPGA是一種在硅片上進(jìn)行預(yù)先設(shè)計(jì)的具有可編程特性的半定制集成電路芯片。在FPGA芯片制造過程中，制造廠商會(huì)預(yù)先在硅片上設(shè)計(jì)出可編程門邏輯器件；在客戶使用過程時(shí)，設(shè)計(jì)人員可以通過硬件描述語言（Verilog或者VHDL）描述定制化的邏輯電路，然后利用邏輯綜合，布局和布線等EDA軟件，將定制化的邏輯電路快速刻錄到FPGA上進(jìn)行測(cè)試。FPGA能夠按照設(shè)計(jì)人員的需求快速配置為指定的電路結(jié)構(gòu)，讓客戶能夠在芯片開發(fā)前期不必依賴流片周期長，一次性工程費(fèi)用大的專用集成電路（Application SpecificIntegrated Circuit，以下簡稱ASIC）芯片，因此FPGA被廣泛應(yīng)用在原型驗(yàn)證，工業(yè)控制，通信，汽車電子，數(shù)據(jù)中心和航空航天等領(lǐng)域。

FPGA全局布局技術(shù)是指，給定電路網(wǎng)表和目標(biāo)FPGA芯片的布局限制，計(jì)算器件在芯片上的位置，使得通過接下來的合法化，詳細(xì)布局和布線階段后得到的布線的線長最短。由于FPGA芯片的異構(gòu)性質(zhì)，相比于ASIC芯片，針對(duì)FPGA芯片的全局布局算法難度更高。FPGA的異構(gòu)性質(zhì)體現(xiàn)在，制造廠商在硅片上預(yù)先設(shè)計(jì)的多種可編程邏輯器件在FPGA芯片上成列分布，且器件的數(shù)量、位置分布不均；并且由于局部可編輯邏輯器件的信號(hào)線共用問題，在局部區(qū)域部分邏輯器件的不能任意組合，這些都大大增加了針對(duì)FPGA全局布局算法的難度。

而隨著現(xiàn)代FPGA集成度的提高和性能的多元化，F(xiàn)PGA芯片對(duì)布局的要求越來越復(fù)雜，其中包括在布局階段對(duì)時(shí)鐘信號(hào)路由的考慮。為了減少后期進(jìn)行時(shí)序分析中的時(shí)鐘偏移（clock skew），在現(xiàn)代高性能FPGA芯片的制造過程中，往往為了時(shí)鐘信號(hào)設(shè)計(jì)了專門的時(shí)鐘路由通道(clock routing track)，以提高電路的運(yùn)行頻率。但是，時(shí)鐘路由通道的分布也對(duì)布局階段器件的分布提出了限制。以賽靈思（簡稱Xilinx）設(shè)計(jì)的UltraScale VU095芯片為例，其把整個(gè)FPGA芯片版圖劃分為5×8個(gè)時(shí)鐘區(qū)域（clock region）, 通過每個(gè)時(shí)鐘區(qū)域的時(shí)鐘信號(hào)個(gè)數(shù)最多為24。這個(gè)要求在同一個(gè)時(shí)鐘區(qū)域內(nèi)的所有器件的時(shí)鐘信號(hào)種類個(gè)數(shù)不能超過24個(gè)，這對(duì)FPGA全局布局算法提出了更高的要求。

現(xiàn)有的傳統(tǒng)FPGA全局布局算法存在以下的不足之處：

（一）現(xiàn)有的FPGA布局工具在大規(guī)模FPGA布局問題上效果不佳。現(xiàn)有的FPGA布局工具主要使用基于二次規(guī)劃的全局布局算法，然而隨著芯片規(guī)模和芯片復(fù)雜度的不斷增加，在大規(guī)模的FGPA布局問題上基于二次規(guī)劃的FPGA全局布局算法不能取得很好的布局質(zhì)量。

（二）現(xiàn)有的FPGA全局布局算法較少在全局布局階段考慮對(duì)時(shí)鐘信號(hào)路由的限制。由于在布局階段缺乏對(duì)時(shí)鐘信號(hào)路由的限制，在后期的合法化階段需要對(duì)部分違反時(shí)鐘信號(hào)路由的器件的位置再進(jìn)行調(diào)整，這會(huì)影響整個(gè)布局結(jié)果的質(zhì)量。

綜上所述，現(xiàn)有的傳統(tǒng)FPGA全局布局算法在大規(guī)模FPGA布局問題上難以取得很好的布局結(jié)果，并且由于在全局布局階段較少考慮對(duì)時(shí)鐘信號(hào)路由的限制，在布局后期的合法化階段中對(duì)違反時(shí)鐘路由信號(hào)的器件的調(diào)整會(huì)影響布局質(zhì)量。

發(fā)明內(nèi)容