[發明專利]應用于高速ADC輸入緩沖器的自適應電流產生電路及方法

有效

• 申請號: 202210204295.9
• 申請日: 2022-03-02
• 公開（公告）號: CN114564068B
• 公開（公告）日: 2023-07-14
• 發明（設計）人: 王翊舟;劉璐;徐代果;朱璨;蔣和全;李儒章;王健安;陳光炳;付東兵;俞宙;張正平
• 申請（專利權）人: 重慶吉芯科技有限公司
• 主分類號: H03M1/00
• 分類號: H03M1/00;G05F3/26;H03M1/12
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 張雙鳳

1.一種應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，包括：

反相器驅動鏈，采集所述輸入緩沖器的輸入模擬信號，并將所述輸入模擬信號轉換為第一時鐘信號；

分頻器，接收所述第一時鐘信號，對所述第一時鐘信號進行分頻處理，得到第二時鐘信號；

頻率檢測器，接收參考時鐘信號和所述第二時鐘信號，對所述第二時鐘信號進行頻率檢測，得到鑒頻輸出信號；

低通濾波器，接收所述鑒頻輸出信號，將所述鑒頻輸出信號轉換為直流形式的鑒頻電壓；

靜態比較器組，接收所述鑒頻電壓和N個不同大小的參考電壓，將所述鑒頻電壓與N個所述參考電壓分別進行比較，得到N位數字碼；

可控電流鏡，接收N位所述數字碼，在N位所述數字碼的控制下為所述輸入緩沖器提供大小可調的輸入電流；

其中，N為大于等于2的整數。

2.根據權利要求1所述的應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，所述反相器驅動鏈包括：

第一反相單元，接所述輸入模擬信號的一端，進行連續M次反相，得到并輸出所述第一時鐘信號；

第二反相單元，接所述輸入模擬信號的另一端，進行一次反相，懸空不輸出；

其中，M為大于等于2的整數。

3.根據權利要求2所述的應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，所述第一反相單元包括M個依次級聯的CMOS反相器，所述第二反相單元包括一個CMOS反相器。

4.根據權利要求3所述的應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，在所述第一反相單元中，M個依次級聯的所述CMOS反相器中的NMOS管的寬長比以S為公比呈等比數列分布，M個依次級聯的所述CMOS反相器中的PMOS管的寬長比以S為公比呈等比數列分布，其中，S為大于等于2的整數。

5.根據權利要求4所述的應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，所述分頻器包括L個依次級聯的D觸發器，第i個所述D觸發器的正向輸出端接第i+1個所述D觸發器的時鐘端，第j個所述D觸發器的反向輸出端接第j個所述D觸發器的輸入端，第一個所述D觸發器的時鐘端接所述第一時鐘信號，第L個所述D觸發器的正向輸出端輸出所述第二時鐘信號，其中，L為大于等于2的整數，i為1～L-1的整數，j為1～L的整數。

6.根據權利要求5所述的應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，所述第二時鐘信號的頻率小于等于所述參考時鐘信號頻率的一半。

7.根據權利要求6所述的應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，所述頻率檢測器包括第一反相器、第二反相器、第三反相器、延時反相器鏈、或非門、第一與非門、第二與非門、第三與非門、第四與非門及RS觸發器，所述第一反相器的輸入端接所述參考時鐘信號，所述第一反相器的輸出端接所述第一與非門的第一輸入端，所述第一與非門的輸出端接所述或非門的第一輸入端，所述或非門的輸出端經依次串接的所述第二反相器、所述延時反相器鏈、所述第三反相器后接所述第一與非門的第二輸入端，所述第二與非門的第一輸入端接所述第二時鐘信號，所述第二與非門的輸出端接所述RS觸發器的直接置位端，所述第二與非門的輸出端還接所述第三與非門的第一輸入端和所述第四與非門的第一輸入端，所述RS觸發器的直接復位端接所述第一與非門的第二輸入端，所述RS觸發器的正向輸出端接所述第三與非門的第二輸入端，所述第三與非門的輸出端接所述或非門的第二輸入端，所述RS觸發器的正向輸出端還接所述第四與非門的第二輸入端，所述第四與非門的輸出端接所述第二與非門的第二輸入端，所述第四與非門的輸出端輸出所述鑒頻輸出信號。

8.根據權利要求7所述的應用于高速ADC輸入緩沖器的自適應電流產生電路，其特征在于，所述靜態比較器組包括N個并行設置的比較器，N個所述比較器的同相輸入端分別接所述鑒頻電壓，N個所述比較器的反相輸入端與N個所述參考電壓一一對應連接，每個所述比較器的輸出端輸出一位數字碼。