[發明專利]非易失性相變存儲器裝置及相關行解碼方法

在審

• 申請號: 202210197726.3
• 申請日: 2022-03-02
• 公開（公告）號: CN115019858A
• 公開（公告）日: 2022-09-06
• 發明（設計）人: A·康特;A·拉扎芬德萊貝;F·托馬約洛;T·莫爾蒂耶
• 申請（專利權）人: 意法半導體（格勒諾布爾2）公司;意法半導體股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C16/06;G11C16/08
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

1.一種非易失性存儲器裝置，包括：

存儲器陣列，其包括多個存儲器部分，每個存儲器部分包括布置成行和列的相應多個存儲器單元，其中所述存儲器部分布置成組，存儲器部分的每個組包括布置成行的多個相應存儲器部分、以及延伸穿過所述相應存儲器部分的多個相應字線，并且其中所述組中的所述存儲器部分的所述存儲器單元耦合到所述相應字線；以及

行解碼器，其包括預解碼級，所述預解碼級被配置成執行選擇和隨后的取消選擇，在所述選擇中，所述行解碼器選擇延伸穿過存儲器部分的組的字線，并且取消選擇延伸穿過所述存儲器部分的組的其它字線，在所述隨后的取消選擇中，所述行解碼器取消選擇延伸穿過所述存儲器部分的組的所有所述字線，所述行解碼器針對存儲器部分的每個組還包括：

共享上拉級，其被配置為當分別選擇或取消選擇所述字線時，將延伸穿過所述存儲器部分的組的每個字線從處于第一參考電位的節點去耦、或耦合到處于所述第一參考電位的節點，以便當取消選擇時將取消選擇電壓施加到每個字線；

多個下拉級，沿所述存儲器部分的組分布，每個下拉級被配置為當被選擇時，將延伸穿過所述存儲器部分的組的每個字線局部耦合到處于第二參考電位的節點，以便在所述字線上局部施加選擇電壓，其中每個下拉級進一步被配置為當被取消選擇時，將延伸穿過所述存儲器部分的組的每個字線從處于所述第二參考電位的節點局部去耦；以及

多個局部上拉級，沿所述存儲器部分的組分布，每個局部上拉級針對延伸穿過所述存儲器部分的組的每個字線包括NMOS類型的對應局部上拉晶體管，其中每個局部上拉的所述局部上拉晶體管被配置為：

當選擇延伸穿過所述存儲器部分的組的所述字線中的一個字線時，將對應字線從處于所述第一參考電位的節點局部去耦；以及

當取消選擇延伸穿過所述存儲器部分的組的所有所述字線時，將對應字線局部地耦合到處于所述第一參考電位的節點，以便在先前選擇的所述字線上局部地恢復所述取消選擇電壓。

2.根據權利要求1所述的非易失性存儲器裝置，其中針對存儲器部分的每個組，對應的所述共享上拉級針對延伸穿過所述存儲器部分的組的每個字線包括對應的取消選擇邏輯電路，所述對應的取消選擇邏輯電路包括耦合到所述字線、并且耦合到處于所述第一參考電位的節點的多個相應PMOS晶體管。

3.根據權利要求2所述的非易失性存儲器裝置，

其中每個取消選擇邏輯電路包括相應的第一PMOS晶體管和相應的第二PMOS晶體管，所述相應的第一PMOS晶體管和所述相應的第二PMOS晶體管中的每個PMOS晶體管具有分別耦合到對應的所述字線、以及耦合到處于所述第一參考電位的節點的導電端子，以及

其中每個取消選擇邏輯電路被配置為：

當對應的所述字線被取消選擇時，接通相應的第一PMOS晶體管；

當對應的字線被選擇時，關斷相應的第一PMOS晶體管；以及

當延伸穿過所述存儲器部分的組的字線中的一個字線被選擇時，關斷相應的第二PMOS晶體管，并且否則接通相應的第二PMOS晶體管。

4.根據權利要求1所述的非易失性存儲器裝置，其中針對存儲器部分的每個組，對應的字線從對應的共享上拉級開始延伸穿過所述存儲器部分的組。

5.根據權利要求4所述的非易失性存儲器裝置，其中每個下拉級被耦合到延伸穿過所述存儲器部分的組的每個字線的對應節點，耦合到所述下拉級的每個字線的節點被布置在對應存儲器部分的上游，其中每個下拉級被配置為在被選擇時，將每個字線的對應節點耦合到處于所述第二參考電位的節點，并且在被取消選擇時，將每個字線的對應節點從處于所述第二參考電位的節點去耦。

6.根據權利要求5所述的非易失性存儲器裝置，其中在每個局部上拉級中，每個局部上拉晶體管具有分別耦合到處于所述第一參考電位的節點和耦合到對應的下拉級所耦合到的對應字線的節點的導電端子。

7.根據權利要求1所述的非易失性存儲器裝置，其中每個存儲器單元包括相應的選擇器和相應的相變元件，所述相應的相變元件被配置為提供能夠與對應邏輯數據相關聯的第一電阻值或第二電阻值。