[發明專利]資源處理方法、裝置、計算機設備和存儲介質

有效

• 申請號: 202210189906.7
• 申請日: 2022-03-01
• 公開（公告）號: CN114265701B
• 公開（公告）日: 2022-06-28
• 發明（設計）人: 張斌;劉虹鐸;梁猷強;錢祎劍;劉釗含;何濤;呂江波;沈小勇
• 申請（專利權）人: 深圳思謀信息科技有限公司;蘇州思謀智能科技有限公司
• 主分類號: G06F9/50
• 分類號: G06F9/50;G06N3/063;G06F15/78
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 周清華

本申請涉及一種資源處理方法、裝置、計算機設備和存儲介質。所述方法包括：獲取至少一個資源結構；確定各所述資源結構的類二叉樹；根據所述類二叉樹，確定各所述資源結構中第一資源和第二資源的個數；通過比較各所述資源結構中第一資源的個數，以及比較各所述資源結構中第二資源的個數，確定所述至少一個資源結構中的目標資源結構；所述目標資源結構中第一資源和第二資源的個數滿足預設條件。采用本方法能夠基于類二叉樹統計每種DSP級聯結構中寄存器和加法器的個數，找到觸發器和查找表資源消耗較少的DSP級聯結構，減少對觸發器和查找表資源的消耗。

技術領域

本申請涉及數字信號處理技術領域，特別是涉及一種資源處理方法、裝置、計算機設備和存儲介質。

背景技術

隨著神經網絡技術的發展，神經網絡層數不斷增加，算法所需計算量呈指數增長，通過對神經網絡的關鍵層以及運算進行加速優化，可以有效提升系統處理速度，基于此，研究人員提出了神經網絡加速器。

由于神經網絡中的卷積和矩陣乘法等需要大量運算的操作可以分解為多個求向量內積的運算，神經網絡加速器可以通過疊加多個向量內積運算單元來提高并行度，FPGA（Field Programmable Gate Array，現場可編程邏輯門陣列）片上的一個DSP（DigitalSignal Processing，數字信號處理）資源可以完成一次MAC（乘加器）操作，多個DSP的級聯可以完成兩個向量的內積運算，因此，當通過FPGA來實現神經網絡加速器時，可以使用DSP的級聯來完成兩個向量的內積運算，從而實現對與部分和的數據重用。為了保證運算的正確性，DSP級聯時通常需要引入額外的寄存器對數據進行緩存，從而保證輸入數據在正確的時鐘到達DSP的輸入，而且，為了對部分和進行累加，還可能需要引入額外的加法器。其中，寄存器的引入會消耗觸發器（Flip Flop，FF）資源，加法器的引入會消耗查找表（Look UpTable，LUT）資源。在嵌入式FPGA上，FF和LUT資源都非常有限，而且，FF和LUT資源消耗越大，對于布局布線越不友好。因此，當實現神經網絡加速器時，需要對DSP進行資源優化。

目前的資源優化方法通常考慮如何充分利用DSP資源來增大計算吞吐量，以及如何利用DSP周圍資源進行數據緩存。然而，充分利用DSP資源以及周圍資源的方法均沒有考慮到系統對FF和LUT資源的消耗，容易導致FF和LUT資源消耗過大，不利于系統實現。

因此，目前在FPGA上實現神經網絡加速器時存在觸發器和查找表資源消耗過大的問題。

發明內容

基于此，有必要針對上述技術問題，提供一種能夠減少觸發器和查找表資源消耗的資源處理方法、裝置、計算機設備和計算機可讀存儲介質。

第一方面，本申請提供了一種資源處理方法。所述方法包括：

獲取至少一個資源結構；

確定各所述資源結構的類二叉樹；

根據所述類二叉樹，確定各所述資源結構中第一資源和第二資源的個數；

通過比較各所述資源結構中第一資源的個數，以及比較各所述資源結構中第二資源的個數，確定所述至少一個資源結構中的目標資源結構；所述目標資源結構中第一資源和第二資源的個數滿足預設條件。

在其中一個實施例中，所述確定各所述資源結構的類二叉樹，包括：

獲取所述資源結構中第三資源的個數；

根據所述第三資源的個數，確定所述類二叉樹根節點的標識；

根據所述根節點的標識，生成所述資源結構的類二叉樹。

在其中一個實施例中，所述根據所述根節點的標識，生成所述資源結構的類二叉樹，包括：

根據所述根節點的標識，判斷所述根節點是否存在左子節點和右子節點；