[發明專利]用于派發加載/存儲指令的微處理器和方法

在審

• 申請號: 202210143040.6
• 申請日: 2022-02-16
• 公開（公告）號: CN115390918A
• 公開（公告）日: 2022-11-25
• 發明（設計）人: 陳丁明
• 申請（專利權）人: 晶心科技股份有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/22
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 弋梅梅;劉芳

1.一種微處理器，包括：

寄存器組，包括多個寄存器；

記分板，包括多個記分板條目，其中每一記分板條目對應于所述寄存器中的一個且包括與所述對應寄存器相關的記分板信息，其中對應于第一寄存器的第一記分板條目包含的記分板信息與已派發且安排好存取所述第一寄存器的第一指令相關；

解碼/發射單元，發出第二指令，所述第二指令存取已經安排所述第一指令存取的所述第一寄存器，其中所述第一記分板條目的所述記分板信息會附在所述第二指令上；

加載/存儲隊列，從所述解碼/發射單元接收所述第二指令和所述第一寄存器的所述記分板信息，且基于所述第一寄存器的所述記分板信息解除數據相依性；以及

加載/存儲單元，接收并執行從所述加載/存儲隊列發出的所述第二指令。

2.根據權利要求1所述的微處理器，其中所述解碼/發射單元進一步配置成在所述第二指令發出到所述加載/存儲單元之后遞增一未定值，此未定值存儲在對應于所述第一寄存器的所述第一記分板條目內，是所述記分板信息的一部分。

3.根據權利要求2所述的微處理器，其中所述第一記分板條目的所述未定值包含未定寫入值和未定讀取值，其中當所述第二指令為回寫到所述第一寄存器的加載指令時遞增所述未定寫入值，且當所述第二指令為讀取所述寄存器的存儲指令時遞增所述未定讀取值。

4.根據權利要求2所述的微處理器，其中所述第一指令包含在所述第二指令之前派發的多個第一指令，且所述解碼/發射單元進一步配置成只要所述第一記分板條目的所述未定值大于預定未定值就暫停所述第二指令的派發。

5.根據權利要求1所述的微處理器，其中連接到所述第二指令的所述記分板信息包含表示所述第一指令具有用于存取所述第一寄存器的未定訪問時間的未定值，以及

所述加載/存儲隊列將連接到所述第二指令的所述記分板信息的所述未定值作為未定計數記錄在對應于所述第二指令的加載/存儲隊列的隊列條目中，在檢測到回寫到所述寄存器的操作或讀取所述寄存器的操作時將所述未定計數遞減一，且在所述未定計數達到0時將所述第二指令分派到所述加載/存儲單元。

6.根據權利要求5所述的微處理器，其中所述記分板包含第一記分板和第二記分板，且所述記分板信息包含來自所述第一記分板的第一未定值和來自所述第二記分板的第二未定值，

其中所述隊列條目的所述未定計數包含未定載入計數和未定存儲計數，當所述第二指令為加載指令時，所述加載/存儲隊列將所述記分板信息的所述第一未定值及所述第二未定值分別記錄為所述未定加載計數和所述未定存儲計數，以及

其中當所述第二指令為存儲指令時，所述加載/存儲隊列將所述第一未定值記錄為所述未定加載計數。

7.根據權利要求5所述的微處理器，其中通過監視回寫總線檢測對所述第一寄存器的回寫操作，且通過監視讀取總線檢測所述讀取操作。

8.根據權利要求5所述的微處理器，其中功能單元提供一個回寫信號，以表示所述回寫到所述寄存器的操作，和一個讀取信號，以表示所述讀取所述寄存器的操作。

9.根據權利要求1所述的微處理器，其中所述第一指令具有確定訪問時間，與所述第二指令連接的所述記分板信息還包含表示所述第一指令存取所述第一寄存器的頻率周期數的計數值，以及

所述加載/存儲隊列基于所述計數值設置對應于所述第二指令的所述加載/存儲隊列的隊列條目中的前置計數值，針對每一頻率周期將所述前置計數值遞減一，且根據所述前置計數值將所述第二指令分派到所述加載/存儲單元。

10.根據權利要求9所述的微處理器，其中所述第二指令為加載指令，

所述加載/存儲隊列基于所述第一指令回寫所述寄存器的寫入時間、所述第一指令從所述寄存器讀取的讀取時間、或所述加載指令的最小延遲時間而設置對應于所述第二指令的所述加載/存儲隊列的隊列條目中的所述前置計數值，且在所述前置計數值達到0時將所述第二指令分派到所述加載/存儲單元。