[發明專利]鏈路控制方法、裝置、系統、設備及可讀存儲介質

有效

• 申請號: 202210137399.2
• 申請日: 2022-02-15
• 公開（公告）號: CN114398216B
• 公開（公告）日: 2022-11-15
• 發明（設計）人: 劉吉平;李大林;王翔
• 申請（專利權）人: 深圳市航順芯片技術研發有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F21/71
• 代理公司: 深圳市嘉勤知識產權代理有限公司 44651
• 代理人: 劉自麗

本申請提出了一種鏈路控制方法、裝置、系統、設備及可讀存儲介質，該方法包括：將初始化調試配置信息加載至調試控制寄存器，進入對應調試模式控制的初始化狀態；在系統復位后，將調試控制寄存器更新的當前調試模式信息加載至對應的影子寄存器；通過影子寄存器將當前調試模式信息發送至調試控制裝置；通過調試控制裝置根據當前調試模式信息控制多個處理器的調試鏈路的連接。本申請能夠對多核MCU芯片的調試鏈路靈活設置成各種需要的連接方式，實現單獨對其中一核或者多核進行調試，不影響其它未參與調試的核的正常工作；并且可以同時進行分組調試，按照調試組內參與的調試處理器的優先級對JTAG菊花鏈進行上下級調節，實現調試接口的靈活配置。

技術領域

本申請涉及芯片設計技術領域，具體涉及一種鏈路控制方法、裝置、系統、設備及可讀存儲介質。

背景技術

隨著科技不斷的發展和提高，微控制芯片(Micro Control Unit，MCU)的應用場景也是越來越豐富，因此相應地對于MCU芯片的要求也越來越高，高吞吐量、高能效、小外形以及低成本均成為了MCU芯片的性能指標，雙核或多核MCU則是通過使用多個模塊化的CPU來提升MCU的性能。目前主流的MCU芯片的CPU核都支持JTAG在線仿真調試，程序員通過源碼級調試和單步調試可以方便的分離出軟件bug，極大地縮短了軟件開發的周期。

對于目前市面上的雙核或多核MCU芯片而言，每個CPU核都需要單獨的調試口或者通過JTAG菊花鏈拓撲鏈接多個CPU核的調試口，但是這些固定調試口連接方式不利于雙核或多核芯片的調試，如果出現調試鏈路連接失敗或者需要port資源的重定義，將會對MCU芯片編程和調試帶來巨大困難。因此，如何靈活的更改雙核或多核的調試鏈路方式尤為關鍵。

在構思及實現本申請過程中，本申請的發明人發現至少存在如下問題：目前已有的多核MCU芯片通常只為芯片提供單一的JTAG接口，雖然IC設計廠商為多核MCU預留了固定的調試鏈路，多核MCU內部各CPU核主要通過菊花鏈拓撲鏈接進行連接，但是這樣的固定連接不利于多核芯片的調試，如果出現調試鏈路連接失敗或者需要port資源的重定義，會導致編程調試極其的困難，提高了開發難度，導致開發周期延長。

前面的敘述在于提供一般的背景信息，并不一定構成現有技術。

發明內容

針對上述技術問題，本申請提供一種鏈路控制方法、裝置、系統、設備及可讀存儲介質，通過在MCU內部增加一組具有預裝載功能的調試控制寄存器對多核MCU芯片的調試鏈路進行靈活設置，提高多核MCU調試功能的靈活性。

為解決上述技術問題，本申請提供一種鏈路控制方法，包括如下步驟：

將初始化調試配置信息加載至調試控制寄存器，進入對應調試模式控制的初始化狀態；

在系統復位后，將所述調試控制寄存器更新的當前調試模式信息加載至對應的影子寄存器；

通過所述影子寄存器將當前調試模式信息發送至調試控制裝置；

通過所述調試控制裝置根據所述當前調試模式信息控制多個處理器的調試鏈路的連接。

可選地，所述將初始化調試配置信息加載至調試控制寄存器，進入對應調試模式控制的初始化狀態，包括：

在系統上電成功后的一個時鐘周期內將所述初始化調試配置信息加載至調試控制寄存器對應的比特位；

根據所述初始化調試配置信息確定對應調試模式，進入所述對應調試模式控制的初始化狀態。

可選地，所述通過所述調試控制裝置根據所述當前調試模式信息控制多個處理器的調試鏈路的連接，包括：

根據所述當前調試模式信息及各個處理器的調試使能位分別判斷各個處理器是否參與調試鏈路的連接；

根據參與調試鏈路的連接的處理器所選擇的JTAG調試接口對處理器進行分組；