[發明專利]半導體器件及其制作方法

在審

• 申請號: 202210132580.4
• 申請日: 2022-02-14
• 公開（公告）號: CN116648052A
• 公開（公告）日: 2023-08-25
• 發明（設計）人: 郭帥
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 王輝;闞梓瑄

本公開提供了一種半導體器件及其制作方法，屬于半導體技術領域。該半導體器件的制作方法包括提供第一襯底；于第一襯底的一側形成存儲單元陣列；于存儲單元陣列遠離第一襯底的一側形成第二襯底，第二襯底與存儲單元陣列絕緣；于第二襯底遠離第一襯底的一側形成外圍電路，外圍電路與存儲單元陣列連接；其中，第二襯底的材料包含金屬氧化物半導體材料。本公開提供的半導體器件的制作方法，將外圍電路與存儲單元陣列疊加設置，提高芯片在有限面積內的集成度。另外，本公開提供的第二襯底的材料包含金屬氧化物半導體材料，該類材料的成膜性好、均一性高且半導體性能優良，將該材料用作第二襯底，能有效提升本公開半導體器件的器件性能。

技術領域

本公開涉及半導體技術領域，尤其涉及一種半導體器件及其制作方法。

背景技術

隨著半導體器件尺寸的不斷縮小，存儲單元陣列和外圍電路必須在有限的芯片面積中形成，以滿足更高的集成度要求。現有技術中，將外圍電路通常設置在存儲單元陣列在水平方向上的一側，與存儲單元陣列大致位于同一水平面，該種方式無法滿足上述要求。

所述背景技術部分公開的上述信息僅用于加強對本公開的背景的理解，因此它可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

本公開的目的在于提供一種半導體器件及其制作方法，該方法能提高芯片在有限面積內的集成度。并有效提升半導體器件的器件性能。

為實現上述發明目的，本公開采用如下技術方案：

根據本公開的第一個方面，提供一種半導體器件的制作方法，包括：

提供第一襯底；

于所述第一襯底的一側形成存儲單元陣列；

于所述存儲單元陣列遠離所述第一襯底的一側形成第二襯底，所述第二襯底與所述存儲單元陣列絕緣；

于所述第二襯底遠離所述第一襯底的一側形成外圍電路，所述外圍電路與所述存儲單元陣列連接；

其中，所述第二襯底的材料包含金屬氧化物半導體材料。

在本公開的一種示例性實施例中，所述第二襯底的材料包含銦鎵鋅氧化物。

在本公開的一種示例性實施例中，于所述第一襯底上形成存儲單元陣列包括：

于所述第一襯底的一側形成垂直晶體管；

于所述垂直晶體管遠離所述第一襯底的一側形成電容接觸結構；

于所述電容接觸結構遠離所述第一襯底的一側形成電容器，所述電容器通過所述電容接觸結構與所述垂直晶體管連接。

在本公開的一種示例性實施例中，所述垂直晶體管為全環繞柵極晶體管。

在本公開的一種示例性實施例中，于所述第一襯底的一側形成垂直晶體管包括：

沿遠離所述第一襯底的方向，依次形成第一源極層、第一絕緣層、柵極犧牲層、第二絕緣層和第一漏極層；

以所述第一源極層為停止層，刻蝕所述第一漏極層形成多個第一通孔，所述第一通孔延伸至所述第一源極層遠離所述第一襯底的表面；

于所述第一通孔內形成溝道區；

去除所述柵極犧牲層，形成柵極留置區；

于所述柵極留置區形成柵極介質層和柵極；

其中，所述柵極介質層在所述第一襯底上的正投影環繞包圍所述溝道區在所述第一襯底上的正投影，所述柵極在所述第一襯底上的正投影環繞包圍所述柵極介質層在所述第一襯底上的正投影。