[發明專利]開環小數分頻器及時鐘系統

有效

• 申請號: 202210131489.0
• 申請日: 2022-02-14
• 公開（公告）號: CN114189249B
• 公開（公告）日: 2022-05-17
• 發明（設計）人: 劉堯;劉海彬;關宇軒;梁國豪;尹杰;劉森
• 申請（專利權）人: 微龕（廣州）半導體有限公司
• 主分類號: H03M3/00
• 分類號: H03M3/00;H03K23/68
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 林麗麗

本發明提供一種開環小數分頻器，包括調制模塊，用于根據小數分頻系數產生輸出比特位和量化誤差，并通過將輸出比特位與整數分頻系數相加產生分頻控制信號；分頻模塊，連接調制模塊的輸出端，用于根據分頻控制信號在N/N+1分頻比之間進行切換，并對輸入時鐘進行分頻輸出；數字時間轉換器增益校準模塊，連接調制模塊和分頻模塊的輸出端，用于根據分頻時鐘及其延遲時鐘上升沿或下降沿到來先后產生增益調節量，并根據增益調節量對當前時刻增益進行校準來得到下一時刻增益，以此基于量化誤差和下一時刻增益對延遲時鐘進行輸出控制。通過本發明的開環小數分頻器，解決了現有結構中數字時間轉換器增益根據PVT的變化而變化，導致設計難度大的問題。

技術領域

本發明涉及時鐘設計領域，特別是涉及一種開環小數分頻器及時鐘系統。

背景技術

在很多應用中都需要一種緊湊、低功耗、低抖動、支持多種小數輸出頻率的時鐘系統，這種時鐘系統的傳統解決方案是采用多個小數PLL（Phase Locked Loop：鎖相環）來實現，但是該方案將會消耗很大的功率以及芯片面積。

一種低功耗與低成本的解決方案是采用開環小數分頻器，這樣，一個整數PLL可以接多個開環小數分頻器，從而能夠支持多種小數分頻時鐘。一般的基于DTC（Digital TimeConverter：數字時間轉換器）的開環小數分頻器結構如圖1所示，主要由多模分頻器(Multi Modulus Divider：MMD)、數字時間轉換器以及?Σ調制器構成，?Σ調制器控制多模分頻器在N/N+1分頻比之間切換，從而使多模分頻器的輸出時鐘的平均分頻比為N+α（α為小數分頻系數）。

不過，多模分頻器的輸出時鐘抖動很大，必需由?Σ調制器的量化噪聲項控制的數字時間轉換器來消除該抖動，但是數字時間轉換器的增益隨PVT（Process VoltageTemperature：工藝、電壓、溫度）變換劇烈，這就導致現有結構需要根據PVT的變化來實時調節數字時間轉換器的增益，使數字時間轉換器的增益需根據PVT的變化而變化，從而增大了設計難度。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種開環小數分頻器及時鐘系統，用于解決現有開環小數分頻器結構中數字時間轉換器的增益需根據PVT的變化而變化，導致設計難度大的問題。

為實現上述目的及其他相關目的，本發明提供一種開環小數分頻器，所述開環小數分頻器包括：調制模塊、分頻模塊及數字時間轉換器增益校準模塊；

所述調制模塊用于根據小數分頻系數產生輸出比特位和量化誤差，并通過將所述輸出比特位與整數分頻系數相加產生分頻控制信號；

所述分頻模塊連接所述調制模塊的輸出端，用于根據所述分頻控制信號在N/N+1分頻比之間進行切換，并對輸入時鐘進行分頻輸出；

所述數字時間轉換器增益校準模塊連接所述調制模塊的輸出端和所述分頻模塊的輸出端，用于根據分頻時鐘及其延遲時鐘上升沿或下降沿的到來先后產生增益調節量，并根據所述增益調節量對當前時刻的增益進行校準來得到下一時刻的增益，以此基于量化誤差和下一時刻的增益對分頻時鐘和延遲時鐘進行延遲控制；

其中，N為整數分頻系數，且為大于等于1的正整數。

可選地，所述調制模塊包括：?Σ調制器及第一加法器；

所述?Σ調制器的輸入端接入所述小數分頻系數，第一輸出端產生所述輸出比特位，第二輸出端產生所述量化誤差；

所述第一加法器的第一輸入端接入所述整數分頻系數，第二輸入端連接所述?Σ調制器的第一輸出端，輸出端產生所述分頻控制信號。

可選地，所述?Σ調制器為一階?Σ調制器。

可選地，所述分頻模塊采用多模分頻器實現。