[發(fā)明專利]三維集成電路中的豎直互連結(jié)構(gòu)

在審

• 申請?zhí)枺?/td>: 202210125260.6
• 申請日: 2022-02-10
• 公開（公告）號: CN114792676A
• 公開（公告）日: 2022-07-26
• 發(fā)明（設計）人: 楊子賢;野口纮希;藤原英弘;王奕
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L21/768
• 代理公司: 北京東方億思知識產(chǎn)權(quán)代理有限責任公司 11258
• 代理人: 陳蒙

1.一種3D集成電路結(jié)構(gòu)，包括：

第一管芯層，包括：

一個或多個第一器件；以及

第一多個豎直互連結(jié)構(gòu)VIS，形成在所述第一管芯層中并且以第一網(wǎng)格布局布置在所述一個或多個第一器件周圍；以及

第二管芯層，在豎直方向上設置在所述第一管芯層之上，并且包括：

多個第二器件；

第二多個VIS，形成在所述第二管芯層中并且以第二網(wǎng)格布局布置在所述多個第二器件周圍，其中：

所述第一網(wǎng)格布局不同于所述第二網(wǎng)格布局；并且

所述第二多個VIS的密度大于所述第一多個VIS的密度。

2.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第一多個VIS中的VIS的第一間距不同于所述第二多個VIS中的VIS的第二間距。

3.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述一個或多個第一器件和所述多個第二器件中的每個器件包括以下項中的一者：存儲器器件、邏輯電路、輸入/輸出器件、傳感器、RF電路、模擬電路、模擬到數(shù)字轉(zhuǎn)換器、或計算單元。

4.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第一多個VIS中的至少一個VIS被配置為傳輸電源信號。

5.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第一多個VIS中的至少一個VIS被配置為傳輸數(shù)據(jù)信號。

6.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第一多個VIS中的每個VIS的第一直徑不同于所述第二多個VIS中的每個VIS的第二直徑。

7.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，還包括：中間導電層，所述中間導電層被設置在所述第一管芯層和所述第二管芯層之間，并且被配置為在所述第一管芯層和所述第二管芯層之間傳輸電源信號。

8.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述3D集成電路結(jié)構(gòu)是異構(gòu)3D集成電路結(jié)構(gòu)。

9.一種集成電路系統(tǒng)，包括：

3D集成電路結(jié)構(gòu)；以及

電源，能夠操作以連接到所述3D集成電路結(jié)構(gòu)，其中，所述3D集成電路結(jié)構(gòu)包括：

第一管芯層，所述第一管芯層包括：

第一多個第一器件；以及

第一多個豎直互連結(jié)構(gòu)VIS，形成在所述第一管芯層中并且以第一網(wǎng)格布局布置；

第二管芯層，在豎直方向上設置在所述第一管芯層之上，所述第二管芯層包括：

第二多個第二器件；以及

第二多個VIS，形成在所述第二管芯層中并且以第二網(wǎng)格布局中布置，其中：

所述第一網(wǎng)格布局中的所述第一多個VIS的布置不同于所述第二網(wǎng)格布局中的所述第二多個VIS的布置；并且

所述第一多個VIS的第一密度不同于所述第二多個VIS的第二密度。

10.一種用于制造3D集成電路結(jié)構(gòu)的方法，所述方法包括：

對第一管芯層進行處理，以在所述第一管芯層上產(chǎn)生器件和第一多個豎直互連結(jié)構(gòu)VIS，所述第一多個VIS以第一網(wǎng)格布局布置；

對所述第一管芯層之上的中間導電層進行處理，以產(chǎn)生信號線；

對第二管芯層進行處理，以在所述第二管芯層上產(chǎn)生多個器件和第二多個VIS，所述第二多個VIS以第二網(wǎng)格布局布置；以及

將所述第二管芯層附接到所述第一管芯層，其中：

所述第一網(wǎng)格布局中的所述第一多個VIS的布置不同于所述第二網(wǎng)格布局中的所述第二多個VIS的布置；并且

所述信號線將所述第一多個VIS中的相應VIS電連接到所述第二多個VIS中的相應VIS。