[發(fā)明專(zhuān)利]一種考慮時(shí)鐘約束的超大規(guī)模異構(gòu)FPGA布局方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202210116830.5
• 申請(qǐng)日: 2022-02-07
• 公開(kāi)（公告）號(hào): CN114492274A
• 公開(kāi)（公告）日: 2022-05-13
• 發(fā)明（設(shè)計(jì)）人: 朱自然;梅揚(yáng)杰
• 申請(qǐng)（專(zhuān)利權(quán)）人: 東南大學(xué)
• 主分類(lèi)號(hào): G06F30/347
• 分類(lèi)號(hào): G06F30/347
• 代理公司: 南京瑞弘專(zhuān)利商標(biāo)事務(wù)所(普通合伙) 32249
• 代理人: 秦秋星

1.一種考慮時(shí)鐘約束的超大規(guī)模異構(gòu)FPGA布局方法，其特征在于：包括以下步驟：

步驟S1，根據(jù)給定的FPGA網(wǎng)表和架構(gòu)，采用連接感知和類(lèi)型平衡的聚類(lèi)方法來(lái)構(gòu)建層級(jí)結(jié)構(gòu)；

步驟S2，在每個(gè)層級(jí)中，采用混合懲罰增廣拉格朗日方法來(lái)將異構(gòu)和時(shí)鐘感知布局建模為一系列無(wú)約束優(yōu)化子問(wèn)題，并使用Adam優(yōu)化器求解每個(gè)無(wú)約束優(yōu)化子問(wèn)題；

步驟S3，解聚類(lèi)后重復(fù)步驟S2直至最后一個(gè)層級(jí)；

步驟S4，執(zhí)行基于匹配的時(shí)鐘感知的IP塊合法化來(lái)合法化DSP和RAM；

步驟S5，采用多階段封裝策略得到HCLB級(jí)網(wǎng)表；

步驟S6，執(zhí)行時(shí)鐘驅(qū)動(dòng)的HCLB級(jí)全局布局進(jìn)一步提高布局質(zhì)量；

步驟S7，采用基于歷史的CLB合法化方法來(lái)確保布局合法性。

2.根據(jù)權(quán)利要求1所述的考慮時(shí)鐘約束的超大規(guī)模異構(gòu)FPGA布局方法，其特征在于：所述步驟S1中兩個(gè)模塊/聚類(lèi)b_i和b_j的聚類(lèi)分?jǐn)?shù)S_ctc(b_i,b_j)定義為

其中η₁和η₂是兩個(gè)常數(shù)，內(nèi)部連接項(xiàng)w_int、外部連接項(xiàng)w_ext和類(lèi)型平衡項(xiàng)w_bal的具體定義如下：

其中n_ext是包含b_i或b_j但沒(méi)有兩者的網(wǎng)絡(luò)數(shù)量，而n_bal是b_i和b_j中的LUT和FF數(shù)量之差。

3.根據(jù)權(quán)利要求1所述的考慮時(shí)鐘約束的超大規(guī)模異構(gòu)FPGA布局方法，其特征在于：所述步驟S2中需解約束優(yōu)化問(wèn)題

其中T＝{FF,LUT,DSP,RAM}是模塊類(lèi)型的集合，是近似于半周線(xiàn)長(zhǎng)的平滑線(xiàn)長(zhǎng)函數(shù)，F(xiàn)(x,y)是時(shí)鐘圍欄區(qū)域cost函數(shù)

F(x_i,y_i)＝F_H(x_i)+F_V(y_i) (6)

其中F_H(x_i)和F_V(y_i)分別給出了水平和垂直圍欄區(qū)域cost，而F_H(x_i)定義為：

其中x_iL和x_iR分別是模塊i的圍欄區(qū)域的左右邊界坐標(biāo)，類(lèi)似地可獲得豎直方向cost函數(shù)F_V(y_i)；是計(jì)算bin b中類(lèi)型為t∈T的模塊的總面積的平滑密度函數(shù)，而是bin b中類(lèi)型為t∈T的模塊的最大允許面積；將式(5)轉(zhuǎn)為無(wú)約束優(yōu)化問(wèn)題

其中λ^C是圍欄區(qū)域函數(shù)的罰參數(shù)，λ^t是類(lèi)型t的模塊密度函數(shù)的罰參數(shù)，是類(lèi)型t的模塊在bin b的拉格朗日乘子，ω^t是類(lèi)型t的模塊的光滑因子參數(shù)；使用如下方法來(lái)解該問(wèn)題

上式中，o^t是模塊類(lèi)型t的溢出率，用于衡量模塊分布的均勻性；ω₀和ω₁是兩個(gè)常數(shù)，并且ω^t將隨著模塊的分散而減少。

4.根據(jù)權(quán)利要求2所述的考慮時(shí)鐘約束的超大規(guī)模異構(gòu)FPGA布局方法，其特征在于：所述步驟S5中多階段封裝分為如下步驟：(1)基于2引腳線(xiàn)網(wǎng)的LUT-FF配對(duì)；(2)基于多引腳網(wǎng)絡(luò)的LUT-FF配對(duì)；(3)時(shí)鐘感知BLE封裝；(4)親和感知HCLB封裝；(5)距離驅(qū)動(dòng)的HCLB封裝；(6)HCLB封裝后處理。