[發明專利]一種模擬eFuse的電路模型及基于eFuse的模擬方法

在審

• 申請號: 202210107408.3
• 申請日: 2022-01-28
• 公開（公告）號: CN114492267A
• 公開（公告）日: 2022-05-13
• 發明（設計）人: 王大中;馬得堯;曹蓓
• 申請（專利權）人: 山東云海國創云計算裝備產業創新中心有限公司
• 主分類號: G06F30/331
• 分類號: G06F30/331
• 代理公司: 北京連和連知識產權代理有限公司 11278
• 代理人: 劉小峰;張濤

1.一種模擬eFuse的電路模型，其特征在于，包括：

初始化模塊，配置用于將寄存器空間中所有比特位均設置為第一比特位狀態；

同步寫邏輯模塊，配置用于接收寫操作指令，并基于所述寫操作指令且根據第一輸入地址信號將所述寄存器空間中相應的比特位的所述第一比特位狀態寫為第二比特位狀態，以得到固定寄存器空間；

同步讀邏輯模塊，配置用于接收讀操作指令，并基于所述讀操作指令將第二輸入地址信號輸出；以及

同步保持模塊，配置用于接收讀地址指令和所述同步讀邏輯模塊輸出的所述第二輸入地址信號，并基于所述讀地址指令且根據所述第二輸入地址信號利用所述固定寄存器空間輸出比特序列，以使外部器件對所述比特序列進行驗證。

2.根據權利要求1所述的電路模型，其特征在于，所述第一輸入地址信號對應的第一輸入地址包括字節地址和比特地址，所述第二輸入地址信號對應的第二輸入地址包括所述比特地址。

3.根據權利要求2所述的電路模型，其特征在于，所述寄存器空間的比特位數量對應的數值的底數為二，且冪為所述字節地址的二進制位數與所述比特地址的二進制位數之和。

4.根據權利要求2所述的電路模型，其特征在于，所述比特序列的比特位數量對應的數值的底數為二，且冪為所述字節地址的二進制位數。

5.根據權利要求1所述的電路模型，其特征在于，所述第一比特位狀態為0，所述第二比特位狀態為1。

6.根據權利要求1所述的電路模型，其特征在于，所述同步保持模塊還配置用于利用觸發器保持所述固定寄存器空間中所有比特位的狀態。

7.根據權利要求1所述的電路模型，其特征在于，還包括：

比特輸出模塊，配置用于接收所述同步保持模塊輸出的所述比特序列，并將所述比特序列輸出至與所述電路模型相連的所述外部器件，以使所述外部器件對所述比特序列進行驗證。

8.根據權利要求1所述的電路模型，其特征在于，還包括：

地址信號端，配置用于接收所述第一輸入地址信號和所述第二輸入地址信號。

9.根據權利要求1所述的電路模型，其特征在于，還包括：

使能端，配置用于接收讀寫使能信號，并基于所述讀寫使能信號輸出所述寫操作指令或所述讀操作指令；以及

片選端，配置用于接收片選信號，并基于所述片選信號控制所述讀寫使能信號的有效或者無效。

10.一種基于eFuse的模擬方法，其特征在于，包括以下步驟：

通過初始化模塊將寄存器空間中所有比特位均設置為第一比特位狀態；

通過同步寫邏輯模塊基于接收到的寫操作指令且根據第一輸入地址信號將所述寄存器空間中相應的比特位的所述第一比特位狀態寫為第二比特位狀態，以得到固定寄存器空間；

通過同步讀邏輯模塊基于接收到的讀操作指令將第二輸入地址信號輸出至同步保持模塊；

通過所述同步保持模塊基于接收到的讀地址指令且根據所述第二輸入地址信號利用所述固定寄存器空間輸出比特序列，以使外部器件對所述比特序列進行驗證。