[發明專利]通信數據的處理方法、裝置、終端及存儲介質

在審

• 申請號: 202210105942.0
• 申請日: 2022-01-28
• 公開（公告）號: CN114554546A
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 翟平衡;李斐;楊龍帥;田桂斌;趙靖遠;何入洋;王偉
• 申請（專利權）人: 中國電子科技集團公司第五十四研究所
• 主分類號: H04W28/06
• 分類號: H04W28/06;H04L1/00;H04W28/04
• 代理公司: 石家莊國為知識產權事務所 13120
• 代理人: 付曉娣

本發明提供一種通信數據的處理方法、裝置、終端及存儲介質。該方法包括：FPGA實時獲取待處理數據，并將待處理數據的數據包關鍵信息作為第一數據包關鍵信息發送至處理器；處理器基于第一數據包關鍵信息生成處理后的數據的數據包關鍵信息，并將處理后的數據的數據包關鍵信息作為第二數據包關鍵信息發送至FPGA；FPGA基于第二數據包關鍵信息讀取待處理數據，得到處理后的數據。本發明使用處理系統中的處理器生成數據包關鍵信息，使用FPGA讀取數據，本發明結合了FPGA的讀取速度快、處理器的靈活性高的優點，可以提高通信數據的處理速度。

技術領域

本發明涉及通信技術領域，尤其涉及一種通信數據的處理方法、裝置、終端及存儲介質。

背景技術

無線通信過程中有大量數據進行傳輸，鏈路層既要與物理層適配做數據時隙的拆組包，又要與外部設備交互做數據收發。大量數據包的處理對處理器的性能提出了極高的要求。采用傳統的處理器(如T3、PowerPC等)做業務處理，只能實現10Mbps-100Mbps左右的業務吞吐速率。滿足不了無線通信越來越高的業務處理需求。采用傳統的處理器做業務處理，與物理層適配做業務拆組時，處理器響應中斷的時間一般是幾百微秒以上，這相當于增加了數據包在設備中的延時，無法滿足大吞吐量設備的要求。

在一些可擴展處理平臺中，集成有可編程邏輯FPGA(Field Programmable GateArray)與串行處理器ARM(Advanced RISC Machine)，FPGA與ARM可以通過AXI總線進行高速通信，共同進行數據包處理。目前此類處理平臺可以在一定程度上提高數據包的處理速度，但是處理速度仍有待提高。

發明內容

本發明實施例提供了一種通信數據的處理方法、裝置、終端及存儲介質，以解決對數據包的處理速度難以滿足設備需求的問題。

第一方面，本發明實施例提供了一種通信數據的處理方法，處理方法應用于處理系統，處理系統包括處理器和FPGA；

FPGA實時獲取待處理數據，并將待處理數據的數據包關鍵信息作為第一數據包關鍵信息發送至處理器；

處理器基于第一數據包關鍵信息生成處理后的數據的數據包關鍵信息，并將處理后的數據的數據包關鍵信息作為第二數據包關鍵信息發送至FPGA；

FPGA基于第二數據包關鍵信息讀取待處理數據，得到處理后的數據。

在一種可能的實現方式中，待處理數據包括待組包數據；第一數據包關鍵信息包括待組包數據的地址和包類型；處理后的數據包括至少一個組包后的數據包；處理后的數據的數據包關鍵信息包括組包后的數據包的包頭、長度和地址；

處理器基于第一數據包關鍵信息生成處理后的數據的數據包關鍵信息，包括：

處理器在獲取到編碼序號時，基于編碼序號確定組包后的數據包的長度，基于包類型、編碼序號和組包后的數據包的長度生成各個組包后的數據包的包頭，并基于待組包數據的地址和組包后的數據包的長度確定各個組包后的數據包的地址。

在一種可能的實現方式中，FPGA基于第二數據包關鍵信息讀取待處理數據，得到處理后的數據，包括：

針對每個組包后的數據包，FPGA讀取該組包后的數據包的包頭，并基于該組包后的數據包的長度和地址讀取待組包數據，得到各個組包后的數據包的數據包。

在一種可能的實現方式中，在處理器基于第一數據包關鍵信息生成處理后的數據的數據包關鍵信息之前，方法還包括：

FPGA實時獲取物理層發送的編碼序號，并在獲取到發包指示后，將編碼序號發送至處理器。

在一種可能的實現方式中，待處理數據包括至少一個接收數據包；第一數據包關鍵信息包括接收數據包的包頭、長度和地址；處理后的數據包括重組后的數據包；處理后的數據的數據包關鍵信息包括重組后的數據包的包頭、長度和地址；