[發明專利]一種動態比較器

在審

• 申請號: 202210090112.5
• 申請日: 2022-01-26
• 公開（公告）號: CN114124047A
• 公開（公告）日: 2022-03-01
• 發明（設計）人: 鄭培清;張國和;王振;孫莉
• 申請（專利權）人: 江蘇思遠集成電路與智能技術研究院有限公司
• 主分類號: H03K5/22
• 分類號: H03K5/22;H03K5/24;H03K19/0944;H03K19/003
• 代理公司: 常州市英諾創信專利代理事務所(普通合伙) 32258
• 代理人: 楊闖

本發明涉及比較器技術領域，尤其涉及一種動態比較器，包括PMOS管P1、P2、NMOS管N1、N2、N3、N4、電容C0、C1和C2，PMOS管P1的柵極、PMOS管P2的柵極和NMOS管N3的柵極相互連接；PMOS管P1的漏極與NMOS管N1的漏極連接點并聯電容C0后接地；PMOS管P2的漏極與NMOS管N2的漏極連接點并聯電容C1后接地；NMOS管N1源極和NMOS管N2源極連接后與NMOS管N3的漏極連接。本發明當比較器工作時，通過電容C0和C1對電容C2進行充電，從而延緩了電容C0和C1的放電速度，使輸出電壓von和vop在時間上存在偏差，從而有利于動態比較器后級的latch識別。

技術領域

本發明涉及比較器技術領域，尤其涉及一種動態比較器。

背景技術

伴隨著半導體技術的不斷發展，基于數字電路的復雜電子部件日益融入人們生活中的各個方面；而作為模擬信號與數字信號接口的模擬－數字轉換器以及復雜高頻電子系統中，動態比較器以其響應速度快、靜態功耗低的特點得到了廣泛應用。

如圖1為傳統動態比較器電路，電路中主要包含PMOS管P1和P2，NMOS管N3，以及采樣放大NMOS管N1和N2；模擬輸入信號為vip和vin，模擬輸出信號對應為vop和von，同時動態比較器需要一個同步時鐘clk輸入；

當時鐘clk輸入邏輯為0時，NMOS管N3關閉，PMOS開關管P1和P2打開，此時輸入對NMOS管N1和N2采樣輸入信號vip和vin，動態比較器的輸出vop和von此時被復位為邏輯1；

當時鐘clk輸入邏輯為1時，PMOS開關管P1和P2關閉，NMOS開關管N3打開，此時輸入對管N1和N2根據其柵極的采樣電壓vip和vin對動態比較器的輸出端von和vop放電；如果vipvin,則von的下降速度大于vop的下降速度，當一個比較周期完成之后，clk重新輸入邏輯0，動態比較器進入下一個采樣、比較周期。

工作時序結果如圖3所示，傳統動態比較器在輸入電壓vip和vin電位接近時，vop和von在下降過程中存在分叉太小，容易導致動態比較器后級latch無法識別，從而造成動態比較器的輸出結果出錯。

發明內容

針對現有技術的不足，本發明所采用的技術方案是：一種動態比較器包括：PMOS管P1、P2、NMOS管N1、N2、N3、N4、電容C0、C1和C2,PMOS管P1的柵極與PMOS管P2的柵極相互連接，PMOS管P1的源極與PMOS管P2的源極互聯后接外部電壓VDD，PMOS管P1的漏極與NMOS管N1的漏極連接，PMOS管P1的漏極與NMOS管N1的漏極連接點并聯電容C0后接地；PMOS管P2的漏極與NMOS管N2的漏極連接點并聯電容C1后接地；NMOS管N1源極和NMOS管N2源極連接后與NMOS管N3的漏極連接，NMOS管N3的源極分別與電容C2的一端和NMOS管N4的漏極連接；電容C2的另一端與NMOS管N4的柵極連接；NMOS管N4的源極接地；電容C2的值等于2倍電容C0的值，且電容C0的值等于電容C1的值。

進一步的，還包括外部同步時鐘，用于產生相位相反的邏輯信號，包括時鐘信號clk和時鐘信號clkb；其中，所述時鐘信號clk與所述NMOS管N3的柵極連接，所述時鐘信號clkb與所述NMOS管N4的柵極連接；時鐘信號clk和clkb的高電壓值為VDD，即邏輯1，低電壓值為0，即邏輯0。

本發明的有益效果：

1、當動態比較器工作時，通過電容C0和C1對電容C2進行充電，從而延緩了電容C0和C1的放電速度，使輸出電壓von和vop在時間上輸出存在偏差，從而有利于動態比較器后級的latch識別；

2、電容C2的值等于2倍電容C0的值，且電容C0的值等于電容C1的值時，分辨率增強效果最強。

附圖說明

圖1是現有技術中動態比較器電路圖；

圖2是本發明的動態比較器電路圖；

圖3是現有技術動態比較器輸出電壓von和vop行為圖；