[發(fā)明專利]物理設(shè)計(jì)布局階段的時(shí)序預(yù)測(cè)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202210088465.1
• 申請(qǐng)日: 2022-01-26
• 公開（公告）號(hào): CN114117943B
• 公開（公告）日: 2022-05-06
• 發(fā)明（設(shè)計(jì)）人: 賀旭;傅智勇
• 申請(qǐng)（專利權(quán)）人: 湖南大學(xué)
• 主分類號(hào): G06F30/27
• 分類號(hào): G06F30/27;G06F30/394;G06K9/62;G06Q10/04
• 代理公司: 長沙軒榮專利代理有限公司 43235
• 代理人: 叢詩洋

本發(fā)明提供了一種物理設(shè)計(jì)布局階段的時(shí)序預(yù)測(cè)方法，包括：步驟1，將獲取的工藝庫、電路網(wǎng)表及其布局結(jié)果數(shù)據(jù)分為訓(xùn)練集和測(cè)試集，分別基于訓(xùn)練集和測(cè)試集進(jìn)行訓(xùn)練集的電路時(shí)序特征和測(cè)試集的電路時(shí)序特征提取；步驟2，將訓(xùn)練集的電路時(shí)序特征和訓(xùn)練集對(duì)應(yīng)的Sign?Off時(shí)序結(jié)果輸入隨機(jī)森林模型中進(jìn)行訓(xùn)練，得到基于線網(wǎng)的時(shí)延預(yù)測(cè)模型。本發(fā)明時(shí)序預(yù)測(cè)與Sign?Off的時(shí)序結(jié)果之間的差距小，提升了時(shí)序預(yù)測(cè)的準(zhǔn)確性，在芯片設(shè)計(jì)過程中，能夠很好地指導(dǎo)時(shí)序優(yōu)化所帶來性能和功耗額外影響，實(shí)現(xiàn)準(zhǔn)確的時(shí)序預(yù)測(cè)，降低了整個(gè)芯片設(shè)計(jì)周期和成本。

技術(shù)領(lǐng)域

本發(fā)明涉及時(shí)序預(yù)測(cè)技術(shù)領(lǐng)域，特別涉及一種物理設(shè)計(jì)布局階段的時(shí)序預(yù)測(cè)方法。

背景技術(shù)

在芯片設(shè)計(jì)中，時(shí)序分析的準(zhǔn)確性對(duì)指導(dǎo)時(shí)序優(yōu)化，保證芯片時(shí)序收斂和運(yùn)行性能至關(guān)重要。在布局階段，一個(gè)快速而準(zhǔn)確的時(shí)序分析工具，可以在布局階段指導(dǎo)時(shí)序優(yōu)化，縮短設(shè)計(jì)周期。

靜態(tài)時(shí)序分析（Static Timing Analysis, STA）是驗(yàn)證時(shí)序收斂的重要手段，在靜態(tài)時(shí)序分析中，電路網(wǎng)表會(huì)被建模為有向無環(huán)圖（Directed Acyclic Graph, DAG）。電路圖中的輸入輸出端口（Primary Input Output port, PIO）和引腳（Pins），對(duì)應(yīng)有向無環(huán)圖的節(jié)點(diǎn)，線網(wǎng)連線或門內(nèi)部時(shí)序弧，對(duì)應(yīng)有向無環(huán)圖的邊。時(shí)序弧的時(shí)延，對(duì)應(yīng)邊的權(quán)重。在有向無環(huán)圖中，可對(duì)所有的節(jié)點(diǎn)進(jìn)行拓?fù)渑判颍磳颖闅v計(jì)算出每個(gè)節(jié)點(diǎn)的到達(dá)時(shí)間（Arrival Time, AT）。然后由根據(jù)終端節(jié)點(diǎn)（寄存器數(shù)據(jù)端或者輸出端口）的要求時(shí)間，反向計(jì)算出電路圖中每個(gè)節(jié)點(diǎn)的要求到達(dá)時(shí)間（Require Arrival Time, RAT）。最后，根據(jù)每個(gè)節(jié)點(diǎn)的到達(dá)時(shí)間和每個(gè)節(jié)點(diǎn)的要求到達(dá)時(shí)間的差異，得到每個(gè)節(jié)點(diǎn)的時(shí)間裕量（Slack）。如果裕量為負(fù)，則不滿足時(shí)延要求，需要在后續(xù)設(shè)計(jì)中進(jìn)行時(shí)序優(yōu)化。根據(jù)有向無環(huán)圖中，邊的時(shí)延是屬于門電路內(nèi)部時(shí)延，可以分為門延遲（Gate Delay）和線時(shí)延（Wire Delay）。在靜態(tài)時(shí)序分析中，門延遲可以根據(jù)工藝庫（Lib文件）中元器件特性，通過輸出負(fù)載和輸入引腳的Slew值，采用查表法計(jì)算得到，線時(shí)延則可根據(jù)布線信息，采用線時(shí)延模型求出。

然而，在布局階段，還沒有布線，沒有具體的電阻電容（Resistance Capacitance, RC）信息，門延遲和線時(shí)延無法準(zhǔn)確計(jì)算。因此，目前在布局階段進(jìn)行時(shí)序分析，主要有以下三種方法：

悲觀預(yù)測(cè)：由于缺少布線信息，所以進(jìn)行時(shí)序分析時(shí)，為確保在最差的情況下，電路也能滿足時(shí)序要求，會(huì)在電路中，加入悲觀預(yù)測(cè)。在實(shí)踐中，由于最壞情況很少發(fā)生，因此傳統(tǒng)的悲觀預(yù)測(cè)方法，會(huì)對(duì)芯片性能和功耗帶來額外影響。實(shí)際經(jīng)驗(yàn)表明，基于悲觀預(yù)測(cè)的EDA工具，其預(yù)測(cè)的性能與最終流片后的性能之間的差距可高達(dá)30%。

增加設(shè)計(jì)反復(fù)迭代：如果后續(xù)布線結(jié)果無法滿足時(shí)延要求，設(shè)計(jì)不收斂，則需要進(jìn)行局部修正，甚至返回到前一階段重新設(shè)計(jì)。這種設(shè)計(jì)的反復(fù)迭代，會(huì)大大增加整個(gè)芯片設(shè)計(jì)周期和成本。

基于機(jī)器學(xué)習(xí)的時(shí)序預(yù)測(cè)：為了改善預(yù)測(cè)中的過度悲觀，提升預(yù)測(cè)的準(zhǔn)確性，減少設(shè)計(jì)迭代，引入了機(jī)器學(xué)習(xí)方法。該方法通過使用現(xiàn)有設(shè)計(jì)數(shù)據(jù)，來訓(xùn)練時(shí)序模型。所得模型可在布局階段，為同工藝下的未知電路設(shè)計(jì)，提供時(shí)序預(yù)測(cè)。基于機(jī)器學(xué)習(xí)的時(shí)序預(yù)測(cè)，需要在布局階段提取盡可能多的時(shí)序相關(guān)特征，并建立預(yù)測(cè)模型。預(yù)測(cè)結(jié)果與Sign-Off時(shí)序結(jié)果的相關(guān)度，是衡量模型準(zhǔn)確度的主要依據(jù)。

發(fā)明內(nèi)容

本發(fā)明提供了一種物理設(shè)計(jì)布局階段的時(shí)序預(yù)測(cè)方法，其目的是為了解決傳統(tǒng)的時(shí)序預(yù)測(cè)方法的時(shí)序預(yù)測(cè)的性能與最終Sign-Off的時(shí)序性能之間的差距大的問題，在芯片設(shè)計(jì)過程中，不能很好地指導(dǎo)時(shí)序優(yōu)化，所帶來性能和功耗額外影響，不準(zhǔn)確的時(shí)序預(yù)測(cè)會(huì)大大增加整個(gè)芯片設(shè)計(jì)周期和成本的問題。

為了達(dá)到上述目的，本發(fā)明的實(shí)施例提供了一種物理設(shè)計(jì)布局階段的時(shí)序預(yù)測(cè)方法，包括：