[發明專利]一種基于近似計算的高能效SRAM存內計算電路和方法

在審

• 申請號: 202210085604.5
• 申請日: 2022-01-25
• 公開（公告）號: CN116543807A
• 公開（公告）日: 2023-08-04
• 發明（設計）人: 孫亞男;李智;何衛鋒;毛志剛
• 申請（專利權）人: 上海交通大學
• 主分類號: G11C11/413
• 分類號: G11C11/413;G06F7/57
• 代理公司: 上海恒慧知識產權代理事務所(特殊普通合伙) 31317
• 代理人: 徐紅銀;張琳

1.一種基于近似計算的高能效SRAM存內計算電路，其特征在于，包括：

SRAM存內計算陣列，所述SRAM陣列包括多個排成陣列的SRAM單元，每個所述SRAM單元內部集成若干數量可調的兩輸入NOR門；在所述SRAM存內計算陣列內，能夠在一個周期內完成多比特乘法計算需要的全部部分積；

近似乘法器，若干個排成一行的所述SRAM單元配備一個所述近似乘法器；

近存加法器，所有行的近似乘法器的輸出作為所述近存加法樹電路的輸入；所述全部部分積經過所述近似乘法器和所述近存加法器，輸出乘累加結果。

2.根據權利要求1所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，

所述SRAM存內計算陣列，包括：

6T?SRAM存算單元，所述6T?SRAM存儲單元用于存儲數據；

8個兩輸入或非門，所述6T?SRAM的存儲數據節點Q以扇出形式與所述8個兩輸入或非門的第一輸入端口連接；所述8個兩輸入或非門與所述6TSRAM存儲單元在版圖連接作為一個存算基本單元；

8條輸入字線，所述8條輸入字線分別與所述8個兩輸入或非門的第二輸入端口連接；

所述存算基本單元8個為一組構成一行，配備一個所述近似乘法電路；

8個所述存算基本單元所有或非門輸出作為所述存內近似乘法電路輸入；

所述一列存內近似乘法電路的輸出作為近存加法樹電路輸入；

所述近存加法樹輸出結果作為整體系統輸出結果。

3.根據權利要求1所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，所述SRAM存內計算陣列中，調整所述6T?SRAM存儲單元連接的兩輸入NOR門數量，調整所述部分積的計算精度，實現所述系統輸出乘累加結果的精度可配置。

4.根據權利要求3所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，所述SRAM存內計算陣列中，相鄰存算基本單元放置的NOR門數量不同；存儲權重高低與所述比特位的SRAM單元連接的NOR門數量成正相關。

5.根據權利要求1所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，所述近似乘法器計算過程中包括半加器、全加器、精確4:2壓縮器和近似4:2壓縮器。

6.根據權利要求5所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，

所述近似乘法器的低比特位利用所述近似4:2壓縮器進行數據壓縮；

所述近似乘法器的高比特位利用所述精確4:2壓縮器進行數據壓縮；

所述近似乘法器處理神經網絡不同層時采用不同的精度配置。

7.根據權利要求4所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，

所述精確4:2壓縮器，以x₁-x₄為輸入數據，T_in為輸入進位信號，S為輸出“和”信號，C和T_out為輸出進位信號；

所述精確4:2壓縮器中電路通過兩個全加器組合構成。

8.根據權利要求1所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，所述近似4:2壓縮器，僅有x₁-x₄作為電路輸入，消除進位輸入信號，同時輸出信號變為一個“和”信號與一個進位輸出信號。

9.根據權利要求2所述的基于近似計算的高能效SRAM存內計算電路，其特征在于，所述6T?SRAM存算單元，包括：

6個晶體管，所述6個晶體管首尾相連，存儲單比特數據；

字線、位線和反位線，字線、位線和反位線用于實現SRAM本身存取功能；

兩個存儲節點分別記為Q與QB；

當表示多比特數據時，將采用多個所述6T?SRAM存算單元。

10.一種基于近似計算的高效能SRAM存內計算方法，其特征在于，包括：

所述8條輸入字線同時輸入神經網絡的輸入數據(activation)的多個比特位；

神經網絡的權重存儲在所述SRAM陣列中；

輸入數據與權重數據在所述或非門陣列中執行單比特乘法操作，在一個周期內得到乘法計算需要的全部部分積數據；

所述全部部分積數據連接至所述存內近似乘法電路中，完成8比特輸入與8比特權重的乘法計算；

所述乘法電路計算結果輸入至所述近存加法樹電路執行累加過程，得到神經網絡計算結果。