[發明專利]PTP芯片時鐘模塊的實現方法和裝置

有效

• 申請號: 202210073253.6
• 申請日: 2022-01-21
• 公開（公告）號: CN114513273B
• 公開（公告）日: 2023-09-01
• 發明（設計）人: 蔣華;廖繼平
• 申請（專利權）人: 昆高新芯微電子（江蘇）有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 蘇州華博知識產權代理有限公司 32232
• 代理人: 楊敏

本發明提供PTP芯片時鐘模塊的實現方法和裝置，該方法包括：根據本地晶振參考時鐘的時鐘周期確定納秒固定累加值，納秒計數器在每個時鐘周期根據納秒固定累加值進行相應加操作，并在納秒計數器加滿10^9＝1000000000時向秒計數器進位；根據PTP協議報文計算時間偏移和頻率偏移，并根據頻率偏移計算出納秒調整周期數，將時間偏移、納秒調整周期數以及頻率偏移的符號位發送到芯片時鐘模塊；芯片時鐘模塊將接收到的時間偏移設置到秒調整值和納秒調整值，再根據頻率偏移的符號位以及納秒調整周期數N觸發設置納秒固定累加值加1或者減1；芯片時鐘模塊輸出同步校正后的秒時間戳和納秒時間戳。

技術領域

本發明涉及以太網時間同步領域，尤其涉及一種PTP芯片時鐘模塊的實現方法和裝置。

背景技術

IEEE1588定義的PTP(精確時間協議)是目前被廣泛使用的時間同步技術方案，用于滿足測量和控制應用的分布網絡時間同步的需要。網絡時鐘同步主要包括頻率同步和時間同步，PTP通過記錄特定PTP協議報文進入和離開設備的時間戳，來計算恢復出本地時鐘和頻率。通過硬件輔助可以實現高精度的時間同步，隨著軟硬件技術的進步，目前PTP的時間同步精度可以達到幾十納秒級別。

PTP通過記錄主從設備之間事件報文交換時產生的時間戳，計算出主從設備之間的路徑延遲和時間偏移，從而實現主從設備之間的時間和頻率同步。

以圖1的同步方式為例，通過設備獲取Sync和Delay_Req報文發送和接收的四個時間戳t1,t2,t3,t4計算出主從設備之間的平均路徑延時為：

Delay＝[(t2–t1)+(t4–t3)]/2＝[(t4–t1)–(t3–t2)]/2

進而計算出主從設備的時間偏移為：

Offset＝t2-t1-Delay＝[(t2–t1)+(t3–t4)]/2

然后從設備利用這個時間偏移修正本地時鐘，使得主從設備之間的時間實現同步。

如圖2所示，頻率同步是通過主設備定時向從節點發送Sync報文，比較多次Sync報文的發送時間間隔Δ1和到達從設備的時間間隔Δ2。

主從設備的頻率偏移為：

Drift＝(Δ2-Δ1)/Δ2

PTP軟件協議棧計算出時間偏移Offset和頻率偏移Drift配置到芯片的時鐘模塊。

目前芯片實現PTP高精度的時間和頻率同步的時鐘模塊通常由秒計數器、納秒計數器和子納秒計數器組成。時鐘模塊有一個本地的晶振參考時鐘，例如頻率為F＝125MHz的參考時鐘，則每個時鐘周期T＝8納秒，納秒計數器在每個時鐘周期內加period＝8，納秒計數器加滿10^9＝1000000000時向秒計數器進位，而子納秒計數器則用于頻率偏移Drift的校正。

子納秒由CPU軟件協議棧每個同步周期計算出的Drift值(ppb)換算后進行累加，Drift值代表每1秒的時間內slave與master時鐘偏差的納秒數，Drift0代表slave的時鐘偏快，Drift0則代表slave的時鐘偏慢，校正后新的時鐘周期為：

Tnew＝T+T*(-Drift)。

如圖3所示，現有的芯片時鐘模塊需要同時維護三個計數器的實現比較復雜，特別是頻率同步調整時候，需要計算每個時鐘周期對子納秒計數器的累加值或者遞減值，會存在子納秒加滿10^9＝1000000000時向納秒計數器進位或者不夠減的時候向納秒計數器借位等特殊處理。而且Drift參數單位一般是十億分率ppb(partper?billion)，轉為子納秒調整值的計算需要使用浮點等復雜運算，會增加芯片的存儲單元和運算時延，對芯片設計增加了難度和成本。

發明內容