[發明專利]存儲器結構及其制造與控制方法

在審

• 申請號: 202210064254.4
• 申請日: 2022-01-20
• 公開（公告）號: CN115497532A
• 公開（公告）日: 2022-12-20
• 發明（設計）人: 吳昭誼;林佑明
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C11/22
• 分類號: G11C11/22;G11C11/41;G11C11/413;H01L27/108;H01L27/11;H01L27/11585
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 康艷青;王琳

本公開的存儲器結構包括：包括靜態隨機存取存儲器元件的陣列的第一存儲器區；包括單一晶體管?單一電容器存儲器元件的第二存儲器區；以及包括鐵電場效晶體管存儲器元件的第三存儲器區。存儲器結構還包括至少一資料總線，橫越第一、第二與第三存儲器區而側向延伸且經配置以提供第一、第二與第三存儲器陣列之間的資料傳輸。存儲器結構還包括形成于存儲器結構的半導體材料層的周邊電路元件。周邊電路元件經配置以控制第一、第二與第三存儲器陣列。第二與第三存儲器陣列的至少其中一者可為3維存儲器陣列。

技術領域

本公開的實施例涉及一種存儲器結構及其制造與控制方法。

背景技術

基于各種電子構件(例如是晶體管、二極管、電阻器、電容器等)的集成度不斷提高，半導體產業持續成長。主要來說，此集成度方面的提高來自于特征尺寸的微縮，此允許更多的構件整合在給定的面積內。

除了電子構件的微縮之外，對于封裝構件的改良也包括縮小封裝構件的占據面積。封裝構件的實例包括四方封裝(quad flat pack，QFP)、針柵陣列(pin grid array，PGA)、球柵陣列(ball grid array，BGA)、覆晶接合(flip chip，FC)、3維集成電路(3-dimensional integrated circuit，3DIC)、晶片級封裝(wafer level package，WLP)、疊層封裝(package on package，POP)、系統單芯片(system on chip，SoC)或系統整合單芯片(system on integrated circuit，SoIC)封裝構件。一些3維封裝構件(例如是3DIC、SoC、SoIC)的制造方法包括在晶片階段將芯片置于另一芯片上。此些3維封裝構件提供了較佳的集成度以及其他優點。舉例而言，基于芯片堆疊之間的內連長度縮短，可得到更快的速度以及更大的頻寬。然而，對于3維封裝構件而言仍存在許多挑戰。

發明內容

本公開的一態樣提供一種存儲器結構，包括：第一存儲器區，包括靜態隨機存取存儲器元件的第一存儲器陣列；第二存儲器區，包括單一晶體管-單一電容器存儲器元件的第二存儲器陣列；第三存儲器區，包括鐵電場效晶體管存儲器元件的第三存儲器陣列；至少一資料總線，橫越所述第一存儲器區、所述第二存儲器區與所述第三存儲器區而側向延伸且經配置以提供所述第一存儲器陣列、所述第二存儲器陣列與所述第三存儲器陣列之間的資料傳輸；以及周邊電路元件，形成于所述存儲器結構的半導體材料層，且經配置以控制所述第一存儲器陣列、所述第二存儲器陣列與所述第三存儲器陣列。

本公開的另一態樣提供一種存儲器結構的制造方法，包括：在管芯的第一存儲器區內形成第一存儲器陣列，其中所述第一存儲器陣列包括靜態隨機存取存儲器元件的陣列；在所述管芯的第二存儲器區內形成第二存儲器陣列，其中所述第二存儲器陣列包括單一晶體管-單一電容器存儲器元件的陣列；在所述管芯的第三存儲器區內形成第三存儲器陣列，其中所述第三存儲器陣列包括鐵電場效晶體管存儲器元件的陣列；形成側向延伸而橫越所述第一存儲器區、所述第二存儲器區與所述第三存儲器區且經配置以提供所述第一存儲器陣列、所述第二存儲器陣列與所述第三存儲器陣列之間的資料傳輸的至少一資料總線；以及在所述管芯的半導體材料層形成周邊電路元件，其中所述周邊電路元件經配置以控制所述第一存儲器陣列、所述第二存儲器陣列與所述第三存儲器陣列。