[發明專利]一種多比特乘累加運算單元及存內計算裝置

有效

• 申請號: 202210062863.6
• 申請日: 2022-01-20
• 公開（公告）號: CN114089950B
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 喬樹山;陶皓;尚德龍;周玉梅
• 申請（專利權）人: 中科南京智能技術研究院
• 主分類號: G06F7/523
• 分類號: G06F7/523;G06N3/063;G11C16/08;G11C16/24
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 陳建民

本發明涉及一種多比特乘累加運算單元和存內計算裝置，多比特乘累加運算單元包括：M列存內計算單元；每列所述存內計算單元包括N個存內計算子單元；各所述存內計算子單元均包括6T?SRAM存儲單元、開關管M7和開關管M8；開關管M7的第一端與存儲單元連接，開關管M7的第二端與公共端連接，開關管M7的第三端與開關管M8的第二端連接，開關管M8的第一端用于輸入脈沖信號，開關管M8的第三端用于輸出讀位線信號。本發明在乘累加操作中，通過額外增加開關管M7和M8，進而避免了讀寫干擾的影響。

技術領域

本發明涉及存內計算技術領域，特別是涉及一種多比特乘累加運算單元及存內計算裝置。

背景技術

深度卷積神經網絡（DCNNs）在人工智能等領域發展迅速，隨著它的逐步發展，需要越來越多地考慮尺寸的大小、效率、能耗等方面的問題。傳統的計算過程中，權重是在存儲器和運算單元之間移動作用的，這不符合低功耗的要求。內存計算（IMC）對DCNN加速越來越有吸引力，傳統的存內計算單元多采用電壓或者電平進行計算，并且單比特計算較多，存在讀寫干擾以及精度低的問題。

發明內容

本發明的目的是提供一種多比特乘累加運算單元及存內計算裝置，以避免讀寫干擾問題。

為實現上述目的，本發明提供了一種多比特乘累加運算單元，所述多比特乘累加運算單元包括：

M列存內計算單元；每列所述存內計算單元包括N個存內計算子單元；其中，M和N均為大于或等于1的正整數；

各所述存內計算子單元均包括6T-SRAM存儲單元、開關管M7和開關管M8；開關管M7的第一端與6T-SRAM存儲單元連接，開關管M7的第二端與公共端VSS連接，開關管M7的第三端與開關管M8的第二端連接，開關管M8的第一端用于輸入脈沖信號，開關管M8的第三端用于輸出讀位線信號。

可選地，所述6T-SRAM存儲單元包括：

開關管M1、開關管M2、開關管M3、開關管M4、開關管M5和開關管M6；

開關管M1的第二端和開關管M2的第二端均與電源VDD連接，開關管M1的第一端、開關管M5的第一端、開關管M2的第三端和開關管M6的第三端連接，將連接點稱為Q點，開關管M2的第一端、開關管M6的第一端、開關管M1的第三端和開關管M5的第三端連接，將連接點稱為Q'點，開關管M5的第二端和開關管M6的第二端均與公共端VSS連接，開關管M3的第一端和開關管M4的第一端均用于輸入字線信號，開關管M3的第二端與Q'點連接，開關管M3的第三端用于輸入反位線信號，開關管M4的第三端與Q點連接，開關管M4的第二端用于輸入位線信號。

可選地，當開關管M1-開關管M8均為晶體管時，晶體管M1和晶體管M2均為PMOS，晶體管M3、晶體管M4、晶體管M5、晶體管M6、晶體管M7和晶體管M8均為NMOS，第一端為柵極，第二端為源極，第三端為漏極。

可選地，M為4，N為64。

本發明還提供一種存內計算裝置，所述存內計算裝置包括K個上述多比特乘累加運算單元、輸入控制模塊、位線驅動模塊、字線驅動模塊和K組乘累加讀出計算模塊；其中，K為大于或等于1的正整數；

所述輸入控制模塊、所述位線驅動模塊和所述字線驅動模塊均與各所述多比特乘累加運算單元連接，第g組所述乘累加讀出計算模塊與第g個多比特乘累加運算單元連接，g為大于或等于1，且小于或等于K的正整數；所述輸入控制模塊用于將輸入數據轉換成脈沖信號進行輸出，所述位線驅動模塊用于輸出反位線信號和位線信號，所述字線驅動模塊用于輸出字線信號，各所述多比特乘累加運算單元用于根據字線信號、位線信號和反位線信號進行權重存儲和脈沖信號以及權重的乘積運算，乘積結果以讀位線信號方式輸出；

所述乘累加讀出計算模塊用于將所述多比特乘累加運算單元輸出的乘積結果進行模數轉換后進行累加，獲得計算結果。

可選地，K為8。