[發(fā)明專利]半導體器件及其形成方法

在審

• 申請?zhí)枺?/td>: 202210059692.1
• 申請日: 2022-01-19
• 公開（公告）號: CN114512404A
• 公開（公告）日: 2022-05-17
• 發(fā)明（設計）人: 陳冠霖;江國誠;朱熙甯;鄭嶸健;王志豪;程冠倫
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06;H01L29/10
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

形成半導體器件的方法包括：形成在襯底之上突出的鰭結(jié)構(gòu)，其中，鰭結(jié)構(gòu)包括鰭和位于鰭上面的層堆疊件，其中，層堆疊件包括第一半導體材料和第二半導體材料的交替層；在鰭結(jié)構(gòu)上方形成偽柵極結(jié)構(gòu)；在偽柵極結(jié)構(gòu)的相對側(cè)上的鰭結(jié)構(gòu)中形成開口，其中，開口穿過層堆疊件延伸至鰭中；在開口的底部中形成介電層；以及在介電層上的開口中形成源極/漏極區(qū)域，其中，源極/漏極區(qū)域通過介電層與鰭分隔開。本申請的實施例還涉及半導體器件。

技術(shù)領域

本申請的實施例涉及半導體器件及其形成方法。

背景技術(shù)

半導體器件用于各種電子應用中，諸如例如，個人計算機、手機、數(shù)碼相機和其它電子設備。半導體器件通常通過在半導體襯底上方依次沉積材料的絕緣層或介電層、導電層和半導體層并且使用光刻圖案化各個材料層以在其上形成電路組件和元件來制造。

半導體工業(yè)通過不斷減小最小部件尺寸來不斷提高各個電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，這允許更多的組件集成至給定區(qū)域中。但是，隨著最小部件尺寸的減小，出現(xiàn)了應解決的額外的問題。

發(fā)明內(nèi)容

本申請的一些實施例提供了一種形成半導體器件的方法，所述方法包括：形成在襯底之上突出的鰭結(jié)構(gòu)，其中，所述鰭結(jié)構(gòu)包括鰭和位于所述鰭上面的層堆疊件，其中，所述層堆疊件包括第一半導體材料和第二半導體材料的交替層；在所述鰭結(jié)構(gòu)上方形成偽柵極結(jié)構(gòu)；在所述偽柵極結(jié)構(gòu)的相對側(cè)上的所述鰭結(jié)構(gòu)中形成開口，其中，所述開口穿過所述層堆疊件延伸至所述鰭中；在所述開口的底部中形成介電層；以及在所述介電層上的所述開口中形成源極/漏極區(qū)域，其中，所述源極/漏極區(qū)域通過所述介電層與所述鰭分隔開。

本申請的另一些實施例提供了一種形成半導體器件的方法，所述方法包括：在第一鰭結(jié)構(gòu)上方形成第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)，其中，所述第一鰭結(jié)構(gòu)包括在襯底之上突出的鰭并且包括所述鰭上方的層堆疊件，其中，所述層堆疊件包括第一半導體材料和第二半導體材料的交替層；在所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)之間的所述第一鰭結(jié)構(gòu)中形成第一開口，其中，所述第一開口穿過所述層堆疊件延伸至鰭中；利用內(nèi)部間隔件替換所述第一半導體材料的由所述第一開口暴露的端部；沿所述第一開口的底部形成介電層，其中，所述介電層從所述第一柵極結(jié)構(gòu)下面的第一內(nèi)部間隔件連續(xù)延伸至所述第二柵極結(jié)構(gòu)下面的第二內(nèi)部間隔件；以及在所述介電層上的所述第一開口中形成第一源極/漏極區(qū)域。

本申請的又一些實施例提供了一種半導體器件，包括：鰭，在襯底之上突出；柵極結(jié)構(gòu)，位于所述鰭上方；源極/漏極區(qū)域，位于所述柵極結(jié)構(gòu)的相對側(cè)上的所述鰭上方，其中，所述源極/漏極區(qū)域延伸至所述鰭中；介電層，位于所述源極/漏極區(qū)域下面，其中，所述介電層設置在所述源極/漏極區(qū)域和所述鰭之間并且將所述源極/漏極區(qū)域與所述鰭分隔開；以及溝道層，位于所述柵極結(jié)構(gòu)下面和所述源極/漏極區(qū)域之間，其中，所述溝道層彼此平行，其中，所述溝道層的每個的相對端接觸所述源極/漏極區(qū)域。

附圖說明

當結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應該指出，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據(jù)一些實施例的三維視圖中的納米結(jié)構(gòu)場效應晶體管(NSFET)器件的實例。

圖2、圖3A、圖3B、圖4A、圖4B、圖5A至圖5C、圖6A至圖6C、圖7A至圖7C、圖8A至圖8C、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12C、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A和圖16B是根據(jù)實施例的處于制造的各個階段的納米結(jié)構(gòu)場效應晶體管(NSFET)器件的截面圖。

圖17、圖18和圖19A至圖19C是根據(jù)另一實施例的處于制造的各個階段的納米結(jié)構(gòu)場效應晶體管器件的截面圖。

圖20、圖21和圖22A至圖22C是根據(jù)另一實施例的處于制造的各個階段的納米結(jié)構(gòu)場效應晶體管器件的截面圖。