[發(fā)明專利]基于霍爾條的多輸入并行乘加存算一體化電路

在審

• 申請?zhí)枺?/td>: 202210052956.0
• 申請日: 2022-01-18
• 公開（公告）號: CN114296687A
• 公開（公告）日: 2022-04-08
• 發(fā)明（設(shè)計）人: 李海;毛遠(yuǎn)婷;周鐵軍;莊燕山;吳琪
• 申請（專利權(quán)）人: 杭州電子科技大學(xué)
• 主分類號: G06F7/544
• 分類號: G06F7/544;G11C11/16
• 代理公司: 杭州君度專利代理事務(wù)所(特殊普通合伙) 33240
• 代理人: 楊舟濤

本發(fā)明公開了基于霍爾條的多輸入并行乘加存算一體化電路，包括輸入編碼模塊、并行乘法模塊和模擬加法模塊。所述輸入編碼模塊用于將輸入信號編碼為電流信號。所述并行乘法模塊包括多個并行的霍爾條，并且以霍爾條輸入端的電流為乘法運(yùn)算的乘數(shù)，電阻值為被乘數(shù)，輸出端的霍爾電壓作為乘法結(jié)果。并行的霍爾條輸出各自的乘法計算結(jié)果，在模擬加法模塊中完成累加，從而實(shí)現(xiàn)電路的乘加運(yùn)算。由于被乘數(shù)霍爾電阻值直接存儲在霍爾條中，因此本電路無需額外的存儲單元，即可達(dá)到存算一體的目標(biāo)。本發(fā)明中的存算一體化電路具有被乘數(shù)非易失存儲且可連續(xù)改變、多輸入并行運(yùn)算等優(yōu)點(diǎn)，非常適合用于卷積神經(jīng)網(wǎng)絡(luò)計算的硬件加速。

技術(shù)領(lǐng)域

本發(fā)明屬于存算一體化技術(shù)領(lǐng)域，涉及基于新型電子器件的存算一體電路，尤其是基于霍爾條的多輸入并行乘加存算一體化電路。

背景技術(shù)

隨著科技的迅速發(fā)展，人工智能的新一代革命蓄勢待發(fā)，多媒體數(shù)據(jù)的快速傳播促使人們?nèi)粘．a(chǎn)生的數(shù)據(jù)出現(xiàn)了前所未有的增加，信息經(jīng)濟(jì)時代正在逐漸轉(zhuǎn)變?yōu)閿?shù)字經(jīng)濟(jì)時代，人們對計算機(jī)系統(tǒng)的要求也越來越高。在傳統(tǒng)的馮·諾依曼計算機(jī)體系中，由于存儲單元與計算單元分離，數(shù)據(jù)從內(nèi)存搬運(yùn)到計算單元的過程需要消耗近1000倍的計算功耗，導(dǎo)致CPU與存儲器之間存在的“存儲墻”和“功耗墻”成為提高計算機(jī)性能的主要問題，因此不得不尋找一種新的架構(gòu)體系來降低因數(shù)據(jù)搬運(yùn)而產(chǎn)生的功耗。

如果一個器件本身具有存儲和計算能力，則不僅可以減少存儲單元的占用，降低計算機(jī)的體積，同時降低由于數(shù)據(jù)在存儲單元和計算單元之間搬運(yùn)而產(chǎn)生的搬運(yùn)能耗。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的不足，本發(fā)明提出了基于霍爾條的多輸入并行乘加存算一體化電路，基于霍爾條的非易失、多態(tài)可編程等特性，設(shè)計了同時具有存儲和計算功能的一體化電路。

基于霍爾條的多輸入并行乘加存算一體化電路，包括輸入編碼模塊、并行乘法模塊和模擬加法模塊。

所述輸入編碼模塊用于對輸入信號進(jìn)行編碼，將其轉(zhuǎn)換為電流信號后并行輸入并行乘法模塊中。所述輸入信號為電壓信號、電流信號或者數(shù)字信號。

所述并行乘法模塊包括多個并行的霍爾條，用于接收輸入編碼模塊輸出的電流值作為乘數(shù)，與被乘數(shù)即霍爾條的電阻值進(jìn)行乘法運(yùn)算，霍爾條輸出的霍爾電壓作為乘法運(yùn)算結(jié)果。所述霍爾條的電阻值可以通過外加的連續(xù)脈沖電流進(jìn)行再編程，實(shí)現(xiàn)并行乘法模塊中被乘數(shù)預(yù)設(shè)值的改寫，而在乘法運(yùn)算過程中霍爾電阻值不應(yīng)發(fā)生改變。

作為優(yōu)選，所述霍爾條的磁性多層膜的結(jié)構(gòu)為Co/Pt堆疊結(jié)構(gòu)，具體為厚度為0.8nm的Co層，及其上方厚度為0.3nm的Pt，重金屬層的材料選用Pt，厚度為5.5nm，底部和頂部的金屬隔離層分別為厚度為1nm和3nm的Ta。

作為優(yōu)選，所述霍爾條的底部金屬隔離層用于保證霍爾條的底部平整，頂部金屬隔離層用于防止磁性多層膜氧化。

作為優(yōu)選，所述并行乘法模塊還包括多個并行的放大器，用于對霍爾條輸出的霍爾電壓進(jìn)行放大后，再輸入模擬加法模塊。

作為優(yōu)選，所述放大器選用差分放大器。

所述模擬加法模塊通過加法器，對并行乘法模塊輸出的多個乘法運(yùn)算結(jié)果進(jìn)行累加，輸出對輸入信號的乘加運(yùn)算結(jié)果。

作為優(yōu)選，所述基于霍爾條的多輸入并行乘加存算一體化電路還包括模數(shù)轉(zhuǎn)換器，用于將模擬加法電路輸出的模擬形式的乘加運(yùn)算結(jié)果轉(zhuǎn)換為數(shù)字形式。

所述的基于霍爾條的多輸入并行乘加存算一體化電路中，霍爾條同時具有存儲和計算功能，通過輸入編碼模塊對輸入信號進(jìn)行編碼得到不同大小的輸出電流值，并行輸入多個霍爾條作為乘法運(yùn)算的乘數(shù)，霍爾條中存儲有預(yù)先設(shè)置好的霍爾電阻值，將霍爾電阻值作為被乘數(shù)，輸出的霍爾電壓值即電流與霍爾電阻的乘積，作為乘法運(yùn)算的乘積，在運(yùn)算過程中，由于被乘數(shù)即霍爾條的霍爾電阻值直接存儲在霍爾條內(nèi)，因此不需要額外的存儲單元，減少了數(shù)據(jù)的搬運(yùn)過程，可以實(shí)現(xiàn)運(yùn)算與存儲的一體化。