[發明專利]集成結勢壘肖特基二極管的平面型功率MOSFET器件

在審

• 申請號: 202210048047.X
• 申請日: 2022-01-17
• 公開（公告）號: CN114400258A
• 公開（公告）日: 2022-04-26
• 發明（設計）人: 于霄恬
• 申請（專利權）人: 海科（嘉興）電力科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 北京君慧知識產權代理事務所(普通合伙) 11716
• 代理人: 肖鵬

本申請公開了集成結勢壘肖特基二極管的平面型功率MOSFET器件，用以解決現有的結勢壘肖特基元胞和MOSFET元胞，在共同占用器件有源區部分時存在沖突的技術問題。器件包括：外延層與分布于外延層第一側表面的若干個形狀與結構均相同的元胞；各元胞均至少包括阱區、源極區域、高摻雜P型區域及包含有預設數量個高摻雜P型區域的結勢壘肖特基區域；阱區之間形成結型場效應管JFET區域；阱區與外延層間形成第一PN結，與源極區域間形成第二PN結；結勢壘肖特基區域內的預設數量個高摻雜P型區域與外延層形成第三PN結；JFET區域與高摻雜P型區域的間距的取值范圍均在相同的預設區間。本申請通過上述器件解決了結勢壘肖特基元胞和MOSFET元胞，在共同占用器件有源區部分時存在沖突的問題。

技術領域

本申請涉及功率半導體制造技術領域，尤其涉及集成結勢壘肖特基二極管的平面型功率MOSFET器件。

背景技術

碳化硅晶體中存在基晶面位錯(BPD)，在一定條件下，基晶面位錯(BPD)可以轉化為堆垛層錯(SF)。當碳化硅功率MOSFET器件中的體二極管導通時，在雙極型運行下，電子-空穴的復合會使堆垛層錯(SF)繼續擴展，發生雙極性退化。這一現象使得碳化硅功率MOSFET的導通壓電阻增大，阻斷模式下的漏電流增大，體二極管的導通壓降增大，從而降低器件的可靠性。

在實際的電路應用中，為了避免雙極性退化，設計者一般使用外部反向并聯肖特基二極管來抑制功率MOSFET器件中的體二極管。然而，出于成本的考慮，我們可以將結勢壘肖特基二極管嵌入到功率MOSFET器件中的每個元胞單元，同時整個器件共用同一個的終端結構，這樣一來，可以減小總芯片尺寸。

但是對于元胞內部集成結勢壘肖特基二極管的碳化硅平面功率MOSFET器件，結勢壘肖特基元胞和MOSFET元胞共同占用器件的有源區部分會存在沖突關系。因此，如何解決現有的結勢壘肖特基元胞和MOSFET元胞，在共同占用器件的有源區部分時存在沖突的問題亟待解決。

發明內容

本申請實施例提供了集成結勢壘肖特基二極管的平面型功率MOSFET器件，用以解決現有的結勢壘肖特基元胞和MOSFET元胞，在共同占用器件的有源區部分時存在沖突的技術問題。

本申請實施例提供了集成結勢壘肖特基二極管的平面型功率MOSFET器件，其特征在于，器件包括：外延層與分布于外延層第一側表面的若干個形狀與結構均相同的元胞；其中，外延層為N型區域；各元胞均至少包括阱區、源極區域、高摻雜P型區域及包含有預設數量個高摻雜P型區域的結勢壘肖特基區域；其中：阱區為P型區域，源極區域為N型區域；阱區與最外層高摻雜P型區域接觸；相鄰阱區之間形成結型場效應管JFET區域；阱區與外延層間形成第一PN結；阱區與源極區域間形成第二PN結；結勢壘肖特基區域內的預設數量個高摻雜P型區域與外延層形成第三PN結；JFET區域的寬度的取值范圍與高摻雜P型區域的間距的取值范圍均在相同的預設區間。

本申請實施例提供的集成結勢壘肖特基二極管的平面型功率MOSFET器件，通過對結勢壘肖特基元胞和MOSFET元胞融合的特殊設計，不僅解決了現有的結勢壘肖特基元胞和MOSFET元胞，在共同占用器件的有源區部分時存在沖突的問題，還保證了在較小的MOSFET器件導通損耗的前提下，使得結勢壘肖特基二極管具有較高的電流導通能力。

在本申請的一種實現方式中，器件還包括：歐姆接觸金屬；歐姆接觸金屬覆蓋于最外層高摻雜P型區域及部分源極區域表面；歐姆接觸金屬與最外層高摻雜P型區域間形成第一歐姆接觸；歐姆接觸金屬與源極區域間形成第二歐姆接觸；第一歐姆接觸與第二歐姆接觸相互連接，以抑制MOSFET器件內部的寄生雙極晶體管效應。

在本申請的一種實現方式中，器件還包括：肖特基接觸金屬；肖特基接觸金屬覆蓋于預設數量個結勢壘肖特基區域的表面；肖特基接觸金屬與肖特基區域間形成肖特基接觸。