[發明專利]一種減小FPGA芯片靜態功耗的系統架構

在審

• 申請號: 202210041827.1
• 申請日: 2022-01-14
• 公開（公告）號: CN114386353A
• 公開（公告）日: 2022-04-22
• 發明（設計）人: 余友志
• 申請（專利權）人: 深存科技（無錫）有限公司
• 主分類號: G06F30/343
• 分類號: G06F30/343;G06F30/347;G06F119/06
• 代理公司: 無錫市匯誠永信專利代理事務所(普通合伙) 32260
• 代理人: 郭慧

本申請公開了一種減小FPGA芯片靜態功耗的系統架構，涉及芯片領域，FPGA芯片包含最小邏輯資源塊、IO管腳和功率控制網絡；功率控制網絡將最小邏輯資源塊之間的邏輯器件互相連接，用于控制最小邏輯資源塊的供電；功率控制網絡與FPGA芯片的控制電源連接，并根據接收的控制信號控制控制電源對最小邏輯資源塊的供電。本發明通過在FPGA芯片內部布局功率控制網絡，以此達到對最小邏輯資源塊的供電控制，對未布局和未使用的邏輯資源斷開供電，減小靜態功耗。

技術領域

申請實施例涉及芯片領域，特別涉及一種減小FPGA芯片靜態功耗的系統架構。

背景技術

FPGA制造工藝進入90ns以后為了確保FPGA的高性能，芯片設計廠商通常降低晶體管的門檻電壓，使得晶體管快速開關達到減小傳播延時的目的。門檻電壓的降低導致晶體管泄露電流呈指數增加，這樣會使芯片靜態功耗大大增加。

相關技術中，降低FPGA芯片的功耗，在向FPGA芯片燒錄文件時，提前對FPGA芯片內部的邏輯資源進行規劃，以資源最大化利用FPGA顆粒，避免不必要的功耗損失。

發明內容

本申請提供了一種減小FPGA芯片靜態功耗的系統架構，解決FPGA芯片邏輯資源靜態功耗的問題。

所述FPGA芯片包含最小邏輯資源塊、IO管腳和功率控制網絡；

所述功率控制網絡將所述最小邏輯資源塊之間的邏輯器件互相連接，用于控制所述最小邏輯資源塊的供電；

所述功率控制網絡與所述FPGA芯片的控制電源連接，并根據接收的控制信號控制所述控制電源對所述最小邏輯資源塊的供電。

具體的，所述功率控制網絡由功率控制線組成；所述功率控制線連接到所述最小邏輯資源塊和所述控制電源之間，所述功率控制線之間互相連接組成所述功率控制網絡。

具體的，所述控制電源至少包括所述FPGA芯片結構的內核電源、IO電路主電源以及IO電源；

所述內核電源與所述FPGA芯片的專用管腳連接，用于提供內核電壓，并通過所述功率控制線連接到所述最小邏輯資源塊；

所述IO電路主電源與所述FPGA芯片的IO管腳及內部布線資源連接，用于向布線資源提供電壓，所述功率控制線連接到所述最小邏輯資源塊；

所述邏輯塊內部電源與所述FPGA芯片的供電電壓軌連接，用于提供供電電壓。

具體的，所述功率控制網絡由所述FPGA的控制信號進行控制，當所述功率控制網絡未接收到控制信號時，所述最小邏輯資源塊與所述控制電源處于連接狀態；

當所述功率控制網絡接收到控制信號時，所述最小邏輯資源塊與所述控制電源處于斷開狀態。

具體的，所述控制信號基于燒寫所述FPGA芯片的電路文件產生，當向所述FPGA芯片燒錄電路文件時，所述功率控制網絡根據電路結構斷開未布局的所述最小邏輯資源塊上的所述功率控制線；同時保持布局的所述最小邏輯資源塊上的所述功率控制線處于連通狀態。

本申請提供的技術方案帶來的有益效果至少包括：通過在FPGA芯片內部引入功率控制網絡，用功率控制線控制最小邏輯資源塊與控制電源的連接狀態，以確保在未部署狀態下處于斷開狀態，不會因泄漏電流產生靜態功耗，同時對于未部署的IO管腳，也可以減少靜態功耗產生，提高FPGA的資源利用率和執行效率。

附圖說明

圖1是本申請實施例提供的FPGA內部結構示意圖；

圖2是本申請實施例提供的減小FPGA芯片靜態功耗的系統架構圖；

圖3是本申請實施例提供的燒錄電路文件部署最小邏輯資源塊的示意圖。

具體實施方式