[發明專利]半導體裝置及其制造方法

在審

• 申請號: 202210041790.2
• 申請日: 2022-01-14
• 公開（公告）號: CN116072598A
• 公開（公告）日: 2023-05-05
• 發明（設計）人: 趙國樑;黃品豪
• 申請（專利權）人: 達爾科技股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 陳甜甜

本公開涉及一種半導體裝置及其制造方法。本公開提供一種具有隔離結構的半導體封裝，所述隔離結構包括填充有介電材料的隔離溝槽，其中所述隔離結構橫穿經隔離半導體裸片的厚度。

技術領域

本公開涉及一種隔離結構，其中多個半導體裸片集成于半導體封裝內。在另一方面中，本公開涉及一種半導體封裝。

背景技術

半導體裸片通常在放置于印刷電路板(PCB)上之前進行封裝。一個共用封裝形式使用了引線框架，其中將裸片線接合到引線框架指狀物。另一封裝形式通過將金屬凸塊電極放置在芯片表面上并直接將電極附接到PCB來避免線接合。兩種封裝形式都涉及拾取及放置過程且在封裝中或在PCB上需要進行長時間布線以進行互連。

已嘗試集成需要與晶片中的鄰近裸片電隔離的個別裸片。一種方法是通過在鄰近裸片之間注入及擴散相關聯類型的摻雜劑來引入經適當偏置的p-n結結構，從而阻擋表面附近的鄰近半導體裸片之間的電流。然而，大量表面積可能被浪費在p-n結結構的形成上。具體來說，xμm?p-n結的深度需要至少2xμm寬度的表面積來計算橫向擴散。此外，p-n結結構的形成涉及耗時的擴散過程。

另一方法是采用絕緣體上半導體(SOI)技術加上鄰近裸片之間的溝槽隔離，這樣每一裸片在底部處以及在四個側上都被氧化物包圍。形成于裸片的底部側處的氧化物被埋入于半導體襯底中，這涉及復雜的制造過程。有鑒于此，現有技術在大多數應用中并不具成本效益。

發明內容

本公開提供一種具有隔離結構的半導體裝置，所述隔離結構包括填充有介電材料的隔離溝槽，其中所述隔離結構橫穿所述經隔離半導體裸片的厚度。

在本公開的一個方面中，端子節點安置在所述半導體裸片的同一側上，其中每一經隔離半導體裸片內的電流主要平行于裸片表面。

在本公開的一個方面中，為了圖解說明目的而將二極管用作電路元件，其中所述端子節點在所述半導體裸片的陰極區域上包含陰極且在所述半導體裸片的陽極區域上包含陽極。

還可使用包含MOSFET的其它電路元件且所述其它電路元件受益于本發明。

在本公開的一個方面中，從單片式裸片開始，將所述經隔離半導體裸片制作為單元。

在本公開的一個方面中，所述經隔離半導體裸片內部地連接到集成電路中并被封裝為可以覆晶形式容易地放置在PCB上的模塊。

在本公開的實施例中，所述隔離結構通過采取前端蝕刻工藝而形成，其中所述隔離溝槽填充有介電材料，例如具有或不具有熱氧化物的氧化硅或多晶硅。

在本公開的另一實施例中，所述隔離結構通過采取后端蝕刻工藝而形成，其中所述隔離溝槽填充有另一介電材料，例如環氧樹脂。

在本公開的仍另一實施例中，所述隔離結構通過采取前端蝕刻工藝與后端蝕刻工藝結合而形成，其中分別形成第一隔離結構及第二隔離結構。

在本公開的仍另一實施例中，將填充有金屬的溝道引入于所述襯底的所述陰極區域中，其中所述溝道通過從所述襯底的所述底部向上挖掘直到所述襯底與所述外延層之間的結而形成。另一選擇是，所述溝道可延伸直到突出到所述外延層中的高度。

在本公開的實施例中，所述半導體裸片用硅構建以進行演示。然而，包含化合物半導體(例如GaN或SiC)的其它半導體材料可用于本發明中。

所公開隔離結構可提供足夠電隔離而不占用用于進行交換的裸片的大量表面積。另外，所述所公開隔離結構通過使用典型溝槽及填充工藝而制造并且因此沒有先進或昂貴工藝。在另一方面中，所述所公開半導體裝置以集成方式制造，其中可避免重復的拾取及放置過程以及冗長的布線過程。

為了使本公開的上述特征及優點更明顯及易于理解，下文結合附圖具體描述各實施例。

附圖說明