[發明專利]半導體結構及其制備方法、三維存儲器

在審

• 申請號: 202210022908.7
• 申請日: 2022-01-10
• 公開（公告）號: CN114497061A
• 公開（公告）日: 2022-05-13
• 發明（設計）人: 王均保;李楷威;王鶴林;賈建權;游開開;崔佳萌;張安
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582;H01L27/11524;H01L27/11556
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

本公開提供了一種半導體結構及其制備方法、三維存儲器、存儲系統、電子設備，涉及半導體芯片技術領域，旨在改善相鄰兩個存儲層之間相互串擾的現象。所述半導體結構包括存儲堆疊結構、溝道結構和多個第二介質層。所述存儲堆疊結構包括交替設置的多個第一介質層和多個柵極層。所述溝道結構貫穿所述存儲堆疊結構，沿平行于所述存儲堆疊結構所在平面的方向，所述柵極層與所述溝道結構之間的距離，大于所述第一介質層與所述溝道結構之間的距離。沿平行于所述存儲堆疊結構所在平面的方向，所述第二介質層位于所述柵極層與所述溝道結構之間。上述半導體結構應用于三維存儲器中，以實現數據的讀取和寫入操作。

技術領域

本公開涉及半導體芯片技術領域，尤其涉及一種半導體結構及其制備方法、三維存儲器、存儲系統、電子設備。

背景技術

隨著存儲單元的特征尺寸接近工藝下限，平面工藝和制造技術變得具有挑戰性且成本高昂，這造成2D或者平面NAND閃存的存儲密度接近上限。

為克服2D或者平面NAND閃存帶來的限制，業界已經研發了具有三維結構的存儲器(3D NAND)，通過將存儲單元三維地布置在襯底之上來提高存儲密度。

目前，通過增加三維存儲器的存儲層數來增加其存儲容量，以滿足大數據存儲的需求。然而，在三維存儲器中，相鄰兩個存儲層(即柵極層)之間會相互串擾，造成橫向擴展(lateral spreading)區域電場分布的變化，導致三維存儲器的編輯或擦除的速度變慢。

發明內容

本公開的實施例提供一種半導體結構及其制備方法、三維存儲器，旨在改善相鄰兩個存儲層之間相互串擾的現象。

為達到上述目的，本公開的實施例采用如下技術方案：

一方面，提供一種半導體結構。所述半導體結構包括存儲堆疊結構、溝道結構和多個第二介質層。所述存儲堆疊結構包括交替設置的多個第一介質層和多個柵極層。所述溝道結構貫穿所述存儲堆疊結構，沿平行于所述存儲堆疊結構所在平面的方向，所述柵極層與所述溝道結構之間的距離，大于所述第一介質層與所述溝道結構之間的距離。沿平行于所述存儲堆疊結構所在平面的方向，所述第二介質層位于所述柵極層與所述溝道結構之間。

本公開的上述實施例提供的半導體結構，沿平行于存儲堆疊結構所在平面的方向，通過使柵極層與溝道結構之間的距離，大于第一介質層與溝道結構之間的距離，以形成凹槽，并通過設置多個第二介質層，每個第二介質層對應一個柵極層，每個第二介質層位于對應的凹槽內，將對應的柵極層與溝道結構隔開，第二介質層可起到調節電場分布的作用。

并且，沿垂直于存儲堆疊結構所在平面的方向，相鄰兩個第二介質層在相鄰兩個柵極層之間的間隔區域處(即第一介質層靠近溝道結構的一端處)斷開，有利于改善相鄰的柵極層之間的串擾現象，減小橫向擴展區域以及相鄰柵極層的間隔區域的電場分布的變化，從而有利于改善存儲單元串的初始閾值偏移現象，提高存儲單元串的數據保持能力，從而提高三維存儲器的編輯或擦除的速度。

在一些實施例中，所述第二介質層的介電常數大于所述第一介質層的介電常數。

在一些實施例中，所述半導體結構還包括接觸柱，所述柵極層與所述接觸柱對應電連接。其中，除頂層柵極層以外的其余柵極層對應的接觸柱，貫穿位于對應柵極層靠近所述頂層柵極層一側的柵極層。

在一些實施例中，沿平行于所述存儲堆疊結構所在平面的方向，所述第二介質層與所述溝道結構之間的距離，與，所述第一介質層與所述溝道結構之間的距離相等。

在一些實施例中，所述第二介質層靠近所述溝道結構的一側的表面與所述溝道結構接觸，所述第二介質層遠離所述溝道結構的一側的表面與所述柵線層接觸。

在一些實施例中，所述第二介質層的材料包括氧化鋁。