[發明專利]一種片上時鐘控制器

在審

• 申請號: 202210006770.1
• 申請日: 2022-01-05
• 公開（公告）號: CN114296510A
• 公開（公告）日: 2022-04-08
• 發明（設計）人: 楊凡;白耿;戴勇;鮑琛
• 申請（專利權）人: 深圳國微福芯技術有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;G06F30/333;G06F115/08
• 代理公司: 深圳市康弘知識產權代理有限公司 44247
• 代理人: 陳賢榮

本發明提供了一種片上時鐘控制器，其包括第一時鐘同步器、第二時鐘同步器、脈沖使能模塊、測試模式邏輯選擇模塊及四個時鐘信號輸入端口shiftClock、atSpeedClock、lbistScanClock、scanDumpClock、一個OCC掃描鏈的掃描輸入端口scanIn、六個模式設置端口occPllTestMode、mbistScanMode、shiftEn、scanMode、scanDumpMode、lbistMode、一個脈沖信號輸入端口pulseTrigger及一個時鐘輸出端口occClockOut。采用本發明的片上時鐘控制器，可以適配多種測試模式。

技術領域

本發明涉及集成電路領域，尤其涉及一種片上時鐘控制器(On-Chip clockcontroller，OCC)。

背景技術

中高端芯片是例如汽車，移動設備及航空航天等關鍵裝備中不可或缺的核心。這些裝備要求極高良率甚至是零瑕疵的芯片質量。為保證高質的芯片，高效低成本的芯片測試是最重要的環節。因而全面而高品質測試設計作為芯片總體設計的一部分是必要的。

數據顯示世界主要中高端芯片中測試設計邏輯占比不低于芯片總邏輯的5％。測試設計(DFT)IP是測試設計邏輯中的時鐘控制核心，它需要具有設計普遍性，模塊標準化及可操作性。沒有具備以上特性的DFT IP，芯片設計團隊將很難實現DFT的設計流程自動化。從而增加設計犯錯概率及影響設計出品周期。而這些是芯片設計團隊在選擇設計流程中重要的指標。測試設計對于芯片功能設計是后端，對于芯片制造是前端。這一承上啟下的重要設計環節的重要性與必要性不言而喻。

Automatic Test Pattern Generation(ATPG)工具主要用于產生芯片的測試向量。掃描測試可以將對時序電路產生測試向量轉換成對比較容易產生向量的組合電路，從而提高測試的覆蓋率和芯片的良率。先進工藝節點下的物理缺陷主要來自于信號延時，因而一種用于模擬延時缺陷的故障模型被測試設計廣泛使用。這個模型在業界稱為延時故障(Transition Delay Fault，TDF)。

TPG工具產生TDF向量時需要全速測試(at-speed Test)。全速測試是讓掃描測試中的掃描鏈在低速時鐘下掃入向量，然后讓芯片在自己高時鐘頻率上工作，抓到目標故障的信號進行觀測。此高速時鐘往往比Automatics Test Equipment(ATE)機臺的時鐘頻率高很多。而通過IO提供高速時鐘較昂貴，這樣一種提供高速測試時鐘的解決方法是利用芯片本身的高頻時鐘源，對其進行邏輯處理后提供給ATPG向量對芯片設計進行延時測試。這種方法叫做片上時鐘控制器(On-chip Clock Controller，OCC)。

如圖1所示，新思公司(Synopsys)提供了一種OCC設計方案，其主要包括clockcontrol和OCC clock chain兩個邏輯模塊。OCC clock chain包含三個輸入信號clk,si,se和兩個輸出信號so,clk_ctrl_data[1:0]。Clk是時鐘輸入端口；se端口用來啟用si端口，使si端口輸入有效；si端口是數據輸入端口。輸入的數據通過so端口進行串行輸出，通過clk_ctrl_data[1:0]端口進行并行輸出。輸出的clk_ctrl_data[1:0]信號進入到OCC clockcontrl模塊中的clk_enable[1:0]，用以指定OCC運行在Capture Mode下應該輸出的高頻脈沖的數量。OCC clock control可以在不同的Mode下輸出慢速時鐘和快速時鐘的脈沖組合。OCC clock contrl包含七條輸入信號test_mode，pll_bypass，reset，scan_en，clk_enable[1:0]，fast_clk以及slow_clk，兩條輸出信號cc_clk，clk。其中，test_mode，pll_bypass，scan_en三條信號的組合構成了OCC的四種Mode。

Function Mode:test mode＝0,pll_bypass＝0,scan_en＝0，此時輸出端口clk輸出功能時鐘fast_cl，cc_clk只輸出慢速時鐘，在該Mode下沒有輸出。