[發明專利]用于生產用于硬模和其他圖案化應用的高密度摻雜碳膜的方法

在審

• 申請號: 202180043981.6
• 申請日: 2021-06-07
• 公開（公告）號: CN115917707A
• 公開（公告）日: 2023-04-04
• 發明（設計）人: E·文卡塔蘇布磊曼聶;P·曼納;A·B·瑪里克
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/033;H01L21/311;H01L21/3213;C23C16/26;C23C16/505;C23C16/52
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 侯穎媖;張鑫

本公開的實施例總體涉及制造集成電路。更具體地，本文描述的實施例提供了用于沉積用于圖案化應用的高密度膜的技術。在一個或多個實施例中，提供一種處理基板的方法并且所述方法包括將含有烴化合物和摻雜劑化合物的沉積氣體流入在靜電卡盤上定位有基板的處理腔室的處理空間中，其中將處理空間維持在約0.5毫托至約10托的壓力下。方法還包括通過將第一RF偏壓施加到靜電卡盤來在基板處產生等離子體以在基板上沉積摻雜的類金剛石碳膜，其中摻雜的類金剛石碳膜具有大于2g/cc的密度和小于?500MPa的應力。

背景

領域

本公開的實施例總體涉及制造集成電路。更具體地，本文描述的實施例提供了用于沉積用于圖案化應用的高密度膜的技術。

背景技術

集成電路已發展成可以在單個芯片上包括數百萬個晶體管、電容器和電阻器的復雜器件。芯片設計的發展持續要求更快的電路系統和更大的電路密度。對具有更大電路密度的更快電路的需求對用于制造此種集成電路的材料提出對應需求。特定而言，隨著集成電路部件的尺寸減小到亞微米尺度，現在必須使用低電阻率導電材料以及低介電常數絕緣材料來從此種部件獲得合適的電氣性能。

對較大集成電路密度的需求還對在制造集成電路部件時使用的工藝序列提出需求。例如，在使用常規光刻技術的工藝序列中，在基板上設置的材料層堆疊之上形成能量敏感抗蝕劑層。將能量敏感抗蝕劑層暴露于圖案的圖像以形成光刻膠掩模。此后，使用蝕刻工藝將掩模圖案轉移到堆疊的材料層中的一個或多個材料層。在蝕刻工藝中使用的化學蝕刻劑經選擇為與能量敏感抗蝕劑的掩模相比對堆疊的材料層具有較大蝕刻選擇性。即，化學蝕刻劑以遠快于能量敏感抗蝕劑的速率蝕刻材料堆疊的一個或多個層。對抗蝕劑之上的堆疊的一個或多個材料層的蝕刻選擇性防止能量敏感抗蝕劑在完成圖案轉移之前被消耗。

隨著圖案尺寸減小，能量敏感抗蝕劑的厚度對應地減小，以便控制圖案分辨率。歸因于由化學蝕刻劑的侵蝕，此種薄抗蝕劑層可能不足以在圖案轉移步驟期間遮蔽下層材料層。由于對化學蝕刻劑的較大的抗性，被稱為硬模的中間層(例如，氮氧化硅、碳化硅或碳膜)經常在能量敏感抗蝕劑層與下層材料層之間使用以促進圖案轉移。期望的是具有高蝕刻選擇性和高沉積速率兩者的硬模材料。隨著關鍵尺寸(CD)減小，目前的硬模材料相對于下層材料(例如，氧化物和氮化物)缺乏期望的蝕刻選擇性并且經常難以沉積。

由此，在本領域中需要改進的硬模層和用于沉積改進的硬模層的方法。

發明內容

本公開的實施例總體涉及制造集成電路。更具體地，本文描述的實施例提供了用于沉積用于圖案化應用的高密度膜的技術。在一個或多個實施例中，一種處理基板的方法包括將含有一種或多種烴化合物和一種或多種摻雜劑化合物的沉積氣體流入在靜電卡盤上定位有基板的處理腔室的處理空間中，其中將處理空間維持在約0.5毫托至約10托的壓力下。方法還包括通過將第一RF偏壓施加到靜電卡盤來在基板處產生等離子體以在基板上沉積摻雜的類金剛石碳膜，其中摻雜的類金剛石碳膜具有大于2g/cc的密度和小于-500MPa的應力。

在一些實施例中，一種處理基板的方法包括將含有一種或多種烴化合物和一種或多種摻雜劑化合物的沉積氣體流入在靜電卡盤上定位有基板的處理腔室的處理空間中，其中靜電卡盤具有卡緊電極以及與卡緊電極分離的RF電極，其中將處理空間維持在約0.5毫托至約10托的壓力下。方法還包括通過將第一RF偏壓施加到RF電極并且將第二RF偏壓施加到卡緊電極來在基板處產生等離子體以在基板上沉積摻雜的類金剛石碳膜。摻雜的類金剛石碳膜具有大于2g/cc至約12g/cc的密度和約-600MPa至約-300MPa的應力。摻雜的類金剛石碳膜含有約50原子百分比(at％)至約90at％的sp³雜化的碳原子。