[發明專利]三維集成結構及其形成方法

在審

• 申請號: 202180003166.7
• 申請日: 2021-09-02
• 公開（公告）號: CN113906563A
• 公開（公告）日: 2022-01-07
• 發明（設計）人: 胡思平
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11551;H01L27/1157;H01L27/11578;H01L21/768
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 林錦輝;劉景峰

提供了一種半導體裝置。所述半導體裝置包括具有第一側的第一襯底層，裝置形成在該第一側之上。在半導體裝置中，第一電介質結構形成在第一襯底層的其中定位所述裝置的第一側之上。第一電介質結構包括與第一襯底層的第一側接觸的底表面。第一電介質結構的底表面的一部分不被第一襯底層覆蓋。半導體裝置還包括第一電子結構，其定位在第一電介質結構的底表面的未被覆蓋的部分之上，使得第一電子結構和第一襯底層定位在第一電介質結構的底表面的同一側。第一電子結構鍵合到第一電介質結構。

背景技術

隨著集成電路中裝置的關鍵尺寸縮小到常見存儲器單元技術的極限，設計者一直在尋找用于堆疊存儲器單元的多個平面以實現更大的存儲容量并實現更低的每位成本的技術。3D-NAND存儲器裝置是堆疊存儲器單元的多個平面以實現更大的存儲容量并實現更低的每位成本的示例性裝置。在3D-NAND存儲器裝置的X-tacking結構中，使用啟用期望的I/O速度和功能的邏輯技術節點(即14nm、7nm)在單獨的晶片(CMOS晶片)上對處理數據I/O以及存儲器單元操作的外圍電路進行處理。一旦對單元陣列晶片的處理完成，兩個晶片就會通過數百萬個金屬垂直互連通道(VIA)而電連接，這些通道在一個工藝步驟中同時形成在整個晶片上。通過使用創新的交叉堆疊結構，外圍電路現在處于形成在單元陣列晶片中的單元陣列芯片上方，這使得與相關的3D NAND相比，以有限的總成本增加實現了高得多的NAND位密度。

發明內容

本公開描述了總體上涉及用于將多個功能集成到由一個或多個芯片垂直堆疊的功能塊中的三維單片集成(3D)的結構和方法的實施例。

根據本公開的一方面，提供了一種半導體裝置。該半導體裝置可以包括具有第一側的第一襯底層，裝置形成在該第一側之上。在半導體裝置中，第一電介質結構可以形成在第一襯底層的其中定位所述裝置的第一側之上。第一電介質結構可以包括與第一襯底層的第一側接觸的底表面。此外，第一電介質結構的底表面的一部分可以不被第一襯底層覆蓋。半導體裝置還可以包括第一電子結構，其定位在第一電介質結構的底表面的未被覆蓋的部分之上，使得第一電子結構和第一襯底層定位在第一電介質結構的底表面的同一側。第一電子結構可以進一步鍵合至第一電介質結構。

在一些實施例中，第一電子結構可以通過激光退火工藝通過多晶硅層鍵合到第一電介質結構的底表面，其中多晶硅層可以定位在第一電子結構和第一電介質結構之間并被配置為充當第一電子結構的襯底層。

在一些實施例中，第一電子結構可以由第一襯底層的一部分形成。

在一些實施例中，裝置可以包括場效應晶體管、二極管、雙極結型晶體管、電容器、電阻器或電感器中的至少一個。

在一些實施例中，裝置可以包括存儲器單元。存儲器單元可以包括交替絕緣層和字線的堆疊體，其以階梯構造定位在第一襯底層的第一側之上并且布置在第一電介質結構中。存儲器單元可以包括從第一襯底層的第一側延伸并延伸穿過絕緣層和字線的溝道結構。存儲器單元還可以包括定位在第一襯底層的第一側之上并且從字線中的一個延伸的字線接觸部。

半導體裝置可以包括從第一襯底層的第一側延伸并且延伸穿過第一電介質結構的第一接觸結構。半導體裝置可以包括形成在第一襯底層中的穿硅過孔(TSV)，其中TSV可以延伸穿過第一襯底層并與第一接觸結構接觸。半導體裝置可以包括形成在第一電介質結構的與底表面相對的頂表面之上的第一金屬線。第一金屬線可以耦合到溝道結構、第一接觸結構和字線接觸部中的一個。此外，焊盤結構可以定位在TSV之上并耦合到TSV。

半導體裝置可以包括形成在第二襯底層的第一側之上的第二電介質結構，其中第一襯底層的第一側和第二襯底層的第一側可以面對彼此對準。

半導體裝置可以包括形成在第二襯底層的第一側中并且定位在第二電介質結構中的晶體管。晶體管可以被配置為操作存儲器單元。在半導體裝置中，第二金屬線可以形成在第二電介質結構之上并耦合到第一金屬線，使得存儲器單元耦合到晶體管。