[實用新型]一種基于FPGA Iserdes的頻率計數裝置

有效

• 申請號: 202123367515.X
• 申請日: 2021-12-29
• 公開（公告）號: CN216747888U
• 公開（公告）日: 2022-06-14
• 發明（設計）人: 蔡振越;楊毅
• 申請（專利權）人: 福建利利普光電科技有限公司
• 主分類號: G01R23/10
• 分類號: G01R23/10
• 代理公司: 福州君誠知識產權代理有限公司 35211
• 代理人: 戴雨君

本實用新型公開一種基于FPGA Iserdes的頻率計數裝置，其包括依次連接的放大整形電路、比較器、FPGA和CPU；被測信號連接放大整形電路；放大整形電路將被測信號放大整形后輸出至比較器，比較器輸出端與FPGA的輸入端電性連接，FPGA的Iserdes將1路高頻率的數據串并轉換多路低頻率的數據，多路低頻率數據并行輸出至FPGA的頻率計數單元，頻率計數單元單獨對8路數據進行頻率計數，頻率計數單元的輸出端連接至CPU的輸入端，CPU對頻率計數進行匯總以顯示輸出。本實用新型解決FPGA內部邏輯無法統計高頻信號的問題，又可以不采用額外的硬件成本，實現高頻率的頻率計。

技術領域

本實用新型涉及頻率計數器，尤其涉及一種基于FPGA Iserdes的頻率計數裝置。

背景技術

頻率計又稱為頻率計數器，是一種專門對被測信號頻率進行測量的電子測量儀器。測量頻率的方法有很多，其中最常用的方法是計數器法，計數單位時間內被測信號的脈沖數，然后顯示頻率值。這種方法測量精確度高、快速，適合不同頻率、不同精確度測頻的需要。

在一個測量周期過程中，被測周期信號在輸入電路中經過放大、整形、微分操作之后形成特定周期的窄脈沖，送到FPGA的接收端。FPGA的另外一個輸入端為時基電路產生電路產生的閘門脈沖。在閘門脈沖開啟期間，FPGA才開始計數特定周期的窄脈沖的個數，并將統計最終的個數發送給計數器的顯示電路，顯示最終的頻率值。

由于FPGA 內部邏輯時鐘頻率有限，當被測周期信號的頻率太快，FPGA 無法完成精確的計數。

發明內容

本實用新型的目的在于提供一種基于FPGA Iserdes的頻率計數裝置。

本實用新型采用的技術方案是：

一種基于FPGA Iserdes的頻率計數裝置，其包括依次連接的放大整形電路、比較器、FPGA和CPU；被測信號連接放大整形電路；放大整形電路將被測信號放大整形后輸出至比較器，比較器將模擬信號變成數字信號，比較器輸出端與FPGA的輸入端電性連接，FPGA的Iserdes將1路高頻率的數據串并轉換為多路低頻率的數據，多路低頻率數據并行輸出至FPGA的頻率計數單元，頻率計數單元單獨對8路數據進行頻率計數，頻率計數單元的輸出端連接至CPU的輸入端，CPU對頻率計數進行匯總以顯示輸出。

進一步地，CPU的輸出端連接有顯示電路，顯示電路進行頻率的顯示展示。

進一步地，Iserdes 的模式采用SDR模式。

進一步地，Iserdes數據的位寬設置為8bit。

進一步地，Iserdes的時鐘設置為系統時鐘125M。

進一步地，整形電路采用現有成熟技術，整形電路包括依次連接的AC-DC 選擇電路、

阻抗轉換電路、直流電平調節電路和驅動電路。

本實用新型采用以上技術方案，由FPGA的Iserdes將1路高頻率的數據串并轉換多路低頻率的數據，FPGA的頻率計數單元單獨對8路數據進行頻率計數以算出頻率，進而完成了對高頻信號的計數，并通過CPU 將計算的出的頻率顯示到顯示電路中。本實用新型解決FPGA內部邏輯無法統計高頻信號的問題，又可以不采用額外的硬件成本，實現高頻率的頻率計。

附圖說明

以下結合附圖和具體實施方式對本實用新型做進一步詳細說明；

圖1為本實用新型一種基于FPGA Iserdes的頻率計數裝置的電路原理示意圖。

具體實施方式

為使本申請實施例的目的、技術方案和優點更加清楚，下面將結合本申請實施例中的附圖對本申請實施例中的技術方案進行清楚、完整地描述。