[實用新型]一種用于SAR ADC的量化器電路

有效

• 申請號: 202120706614.7
• 申請日: 2021-04-07
• 公開（公告）號: CN215420236U
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 陳誠;況西根
• 申請（專利權）人: 蘇州市靈矽微系統有限公司
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 北京哌智科創知識產權代理事務所(普通合伙) 11745
• 代理人: 張璇

本實用新型提供了一種用于SAR ADC的量化器電路，其包括多個逐次逼近數模轉換單元，所述逐次逼近數模轉換單元包括DAC轉換器、比較器及逐次逼近邏輯模塊，所述DAC轉換器的輸入端與所述逐次逼近邏輯模塊連接，所述DAC轉換器的輸出端與所述比較器的一個輸入端連接，所述比較器的輸出端與所述逐次逼近邏輯模塊連接，所述多個逐次逼近數模轉換單元中比較器的另一端并聯與模擬信號輸入端連接，所述逐次逼近邏輯模塊用于向所述DAC轉換器輸出參考電壓并將所述比較器比較的結果向外輸出。該電路可在一個周期內就可實現多位數據的轉化，從而可有效提高SAR ADC電路的轉換速度，而且整個電路結構相對來說也更加的簡單，不會大幅增加芯片的功耗。

技術領域

本實用新型涉及SAR ADC轉換器，特別涉及一種用于SAR ADC的量化器電路。

背景技術

逐次逼近寄存器型(SAR)模擬數字轉換器(ADC)是采樣速率低于5Msps(每秒百萬次采樣) 的中等至高分辨率應用的常見結構。SAR ADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點。這些特點使該類型ADC具有很寬的應用范圍，例如便攜/電池供電儀表、筆輸入量化器、工業控制和數據/信號采集等。

盡管實現SAR ADC的方式千差萬別，但其基本結構非常簡單，SAR ADC實質上是實現一種二進制搜索算法。為實現二進制搜索算法，SAR ADC的N位寄存器首先設置在中間刻度(即：100....00，MSB設置為1)。這樣，DAC輸出(VDAC)被設為VREF/2，VREF是提供給ADC的基準電壓。然后，比較判斷VIN是小于還是大于VDAC。如果VIN大于VDAC，則比較器輸出邏輯高電平或1，N位寄存器的MSB保持為1。相反，如果VIN小于VDAC，則比較器輸出邏輯低電平，N位寄存器的MSB清0。隨后，SAR控制邏輯移至下一位，并將該位設置為高電平，進行下一次比較。這個過程一直持續到LSB。上述操作結束后，也就完成了轉換，N位轉換結果儲存在寄存器內。

現有的SAR ADC電路在模數轉換的時候，都是固定時鐘采樣下，每個周期出固定的1 位數據，因此SAR ADC的采樣速率受到限制。為了提高SAR ADC的采樣速率，會使用更多級的流水線結構將進一步提高A/D轉換器的吞吐速度，但是也將付出更多的芯片面積和功耗開銷，或者采用更先進的工藝制程，但是會付出多出1到2倍的生產成本。

實用新型內容

鑒于以上所述現有技術的缺點，本實用新型的目的在于提供一種能夠實現一個周期多位數據轉換的量化器電路。

為實現上述目的及其他相關目的，本實用新型提供一種用于SAR ADC的量化器電路，其包括多個逐次逼近數模轉換單元，所述逐次逼近數模轉換單元包括DAC轉換器、比較器及逐次逼近邏輯模塊，所述DAC轉換器的輸入端與所述逐次逼近邏輯模塊連接，所述DAC轉換器的輸出端與所述比較器的一個輸入端連接，所述比較器的輸出端與所述逐次逼近邏輯模塊連接，所述多個逐次逼近數模轉換單元中比較器的另一端并聯與模擬信號輸入端連接，所述逐次逼近邏輯模塊用于向所述DAC轉換器輸出參考電壓并將所述比較器比較的結果向外輸出。

優選的，其包括三個逐次逼近數模轉換單元。

優選的，所述比較器與比較器失調校準電路連接。

優選的，所述DAC轉換器為電容式DAC轉換器。

如上所述，本實用新型具有以下有益效果：該用于SAR ADC的量化器電路包括多個并聯設置的逐次逼近數模轉換單元，在進行數據轉換時，每個逐次逼近數模轉換單元的逼近邏輯模塊通過DAC轉換器給相應逐次逼近數模轉換單元的比較器設置不同的參考電壓，這樣輸入的模擬電壓信號就可在多個電壓范圍內同時進行比較，從而在一個周期內就可實現多位數據的轉化，從而可有效提高SAR ADC電路的轉換速度，而且整個電路結構相對來說也更加的簡單，不會大幅增加芯片的功耗。

附圖說明

圖1為本實用新型實施例的電路圖。