[發明專利]基于Cortex-M處理器的卷積神經網絡加速方法、系統和介質

在審

• 申請號: 202111638233.0
• 申請日: 2021-12-29
• 公開（公告）號: CN114282662A
• 公開（公告）日: 2022-04-05
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 杭州萬高科技股份有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06N3/04
• 代理公司: 杭州創智卓英知識產權代理事務所(普通合伙) 33324
• 代理人: 季健康

1.一種基于Cortex-M處理器的卷積神經網絡加速方法，其特征在于，所述方法包括：

根據卷積神經網絡的共性基礎算子設置MCR指令和CDP指令，其中，所述共性基礎算子包括卷積算子、Relu激活算子、池化算子、查表算子和量化算子；

通過所述MCR指令對卷積神經網絡協處理器的內部寄存器進行配置，再通過所述CDP指令啟動所述卷積神經網絡的共性基礎算子。

2.根據權利要求1所述的方法，其特征在于，通過所述MCR指令對卷積神經網絡協處理器的內部寄存器進行配置包括：

通過所述MCR指令對卷積神經網絡協處理器的內部寄存器進行數據地址的配置、跨步塊信息的配置和格式信息的配置，其中，所述數據地址用于運算中數據的讀寫，所述跨步塊信息用于運算中數據的分塊，所述格式信息用于確認數據的運算格式和寫回格式。

3.根據權利要求1所述的方法，其特征在于，通過所述MCR指令配置內部寄存器，再通過所述CDP指令啟動所述共性基礎算子包括：

通過第一MCR指令，配置卷積核的本地緩存地址到第一寄存器，配置特征數據的本地緩存地址到第二寄存器，配置跨步塊信息到尺度寄存器，配置格式信息到控制寄存器；

通過所述CDP指令啟動所述卷積算子，根據所述跨步塊信息確定每次運算中所述特征數據的預設通道數和預設組數；

根據所述特征數據的總通道數和所述預設通道數，按通道方向依次執行所述特征數據和所述卷積核的乘累加運算；

在所述特征數據的每一個通道中，根據所述特征數據的總組數、所述預設組數和所述格式信息，按預設方向依次對所述特征數據和所述卷積核進行乘累加運算，直到得出所有通道的卷積結果。

4.根據權利要求1所述的方法，其特征在于，通過所述MCR指令配置內部寄存器，再通過所述CDP指令啟動所述共性基礎算子還包括：

通過第二MCR指令，配置輸入數據的本地緩存地址到第一寄存器，配置寫回信息的本地緩存地址到第二寄存器，配置跨步塊信息到尺度寄存器；

通過所述CDP指令啟動所述卷積神經網絡的Relu激活算子，根據所述跨步塊信息將所述輸入數據輸入到Relu激活函數中，返回結果值，其中，e為數學中的自然常數，x為輸入數據；

根據所述寫回信息將所述結果值寫回本地緩存。

5.根據權利要求1所述的方法，其特征在于，通過所述MCR指令配置內部寄存器，再通過所述CDP指令啟動所述共性基礎算子還包括：

通過第三MCR指令，配置第一向量組的本地緩存地址到第一寄存器，配置第二向量組的本地緩存地址到第二寄存器，配置寫回信息的本地緩存地址到第三寄存器，配置跨步塊信息到尺度寄存器；

通過所述CDP指令啟動所述卷積神經網絡的池化算子，根據所述跨步塊信息將所述第一向量組和所述第二向量組中的值逐個比較，每次比較返回數值較大的向量；

根據所述寫回信息將所述比較得到的最大池化結果寫回本地緩存。

6.根據權利要求1所述的方法，其特征在于，通過所述MCR指令配置內部寄存器，再通過所述CDP指令啟動所述共性基礎算子還包括：

通過第四MCR指令，配置輸入數據的本地緩存地址到第一寄存器，配置寫回信息的本地緩存地址到第二寄存器，配置跨步塊信息和表基址信息到尺度寄存器；

通過所述CDP指令啟動所述卷積神經網絡的查表算子，根據所述輸入數據、所述跨步塊信息和所述表基址信息進行查表操作；

根據寫回信息將查表結果寫回本地緩存。

7.根據權利要求1所述的方法，其特征在于，通過所述MCR指令配置內部寄存器，再通過所述CDP指令啟動所述共性基礎算子還包括：

通過第二MCR指令，配置輸入數據的本地緩存地址到第一寄存器，配置寫回信息的本地緩存地址到第二寄存器，配置跨步塊信息到尺度寄存器；

通過所述CDP指令啟動所述卷積神經網絡的量化算子，根據所述跨步塊信息將所述輸入數據中符合IEEE-754標準的32位單精度浮點數轉化為16位整型數，或者將所述輸入數據中的16位整型數轉化為符合IEEE-754標準的32位單精度浮點數；根據寫回信息將轉化結果寫回本地緩存。