[發(fā)明專利]多芯片互連系統(tǒng)及神經(jīng)網(wǎng)絡(luò)加速處理方法

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• 申請(qǐng)?zhí)枺?/td>: 202111494734.6
• 申請(qǐng)日: 2021-12-09
• 公開（公告）號(hào): CN113902111A
• 公開（公告）日: 2022-01-07
• 發(fā)明（設(shè)計(jì)）人: 王赟;張官興;郭蔚;黃康瑩;張鐵亮
• 申請(qǐng)（專利權(quán)）人: 紹興埃瓦科技有限公司
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063;G06N3/04;G06N5/04
• 代理公司: 北京清大紫荊知識(shí)產(chǎn)權(quán)代理有限公司 11718
• 代理人: 黎飛鴻;馮振華

1.一種多芯片互連系統(tǒng)，其特征在于，應(yīng)用于神經(jīng)網(wǎng)絡(luò)的加速推理運(yùn)算，所述多芯片互連系統(tǒng)包括：若干橋接器和至少兩個(gè)加速芯片，每個(gè)加速芯片均通過橋接器與其余加速芯片進(jìn)行互連，以構(gòu)成板上芯片組對(duì)神經(jīng)網(wǎng)絡(luò)進(jìn)行加速處理，其中芯片組中的加速芯片加載至少一個(gè)網(wǎng)絡(luò)單元，所述網(wǎng)絡(luò)單元為神經(jīng)網(wǎng)絡(luò)被按預(yù)設(shè)的分拆策略進(jìn)行分拆后形成的網(wǎng)絡(luò)單元。

2.根據(jù)權(quán)利要求1所述的多芯片互連系統(tǒng)，其特征在于，每個(gè)所述橋接器用于各加速芯片中相同鏈路端口編號(hào)的互連，其中每個(gè)加速芯片中各個(gè)鏈路端口按序編號(hào)。

3.根據(jù)權(quán)利要求1所述的多芯片互連系統(tǒng)，其特征在于，所述橋接器與每個(gè)設(shè)備的兩個(gè)或兩個(gè)以上端口相連。

4.根據(jù)權(quán)利要求1所述的多芯片互連系統(tǒng)，其特征在于，所述分拆策略包括以下一種分拆方式：沿模型深度方向縱向拆分、沿模型深度方向橫向拆分、沿模型深度方向縱向及橫向拆分。

5.根據(jù)權(quán)利要求1所述的多芯片互連系統(tǒng)，其特征在于，所述至少兩個(gè)加速芯片包括第一主加速芯片和第一從加速芯片，其中所述第一主加速芯片和所述第一從加速芯片構(gòu)成第一主從設(shè)備模式。

6.根據(jù)權(quán)利要求5所述的多芯片互連系統(tǒng)，其特征在于，所述第一主加速芯片通過廣播方式向所述第一從加速芯片請(qǐng)求數(shù)據(jù)，其中所述第一主加速芯片向所述橋接器廣播指令令牌信息，所述橋接器解析所述指令令牌信息，若發(fā)現(xiàn)目的地址與本地橋接器無(wú)路由連接，則丟棄；若發(fā)現(xiàn)目的地址與本地橋接器有路由連接，則向目的地地址設(shè)備轉(zhuǎn)發(fā)指令令牌信息并建立握手連接，以便所述第一主加速芯片向所述第一從加速芯片請(qǐng)求數(shù)據(jù)。

7.根據(jù)權(quán)利要求6所述的多芯片互連系統(tǒng)，其特征在于，所述第一主加速芯片向所述第一從加速芯片請(qǐng)求數(shù)據(jù)的方式包括以下至少一種方式：直接IO/DMA模式、消息傳遞模式。

8.根據(jù)權(quán)利要求1所述的多芯片互連系統(tǒng)，其特征在于，所述多芯片互連系統(tǒng)還包括：控制器和主機(jī)內(nèi)存，所述控制器和所述主機(jī)內(nèi)存通過總線連接，所述控制器均與每個(gè)所述橋接器連接，以控制芯片組根據(jù)預(yù)設(shè)的程序指令按照預(yù)設(shè)的任務(wù)模式進(jìn)行推理運(yùn)算和數(shù)據(jù)通信。

9.根據(jù)權(quán)利要求8所述的多芯片互連系統(tǒng)，其特征在于，所述多芯片互連系統(tǒng)還包括：I/O設(shè)備，所述I/O設(shè)備與實(shí)時(shí)視頻采集設(shè)備連接，以將所述實(shí)時(shí)視頻采集設(shè)備采集的圖像信息通過所述I/O設(shè)備的接口經(jīng)所述橋接器加載于所述至少兩個(gè)加速芯片中的至少一個(gè)加速芯片中。

10.一種神經(jīng)網(wǎng)絡(luò)加速處理方法，其特征在于，包括：

根據(jù)待加速處理的神經(jīng)網(wǎng)絡(luò)模型生成所述神經(jīng)網(wǎng)絡(luò)對(duì)應(yīng)的計(jì)算圖，按預(yù)設(shè)的分拆策略對(duì)所述計(jì)算圖進(jìn)行分割以形成若干網(wǎng)絡(luò)單元；

按預(yù)設(shè)的部署策略將分割后的網(wǎng)絡(luò)單元加載到板上芯片組，其中板上芯片組為如權(quán)利要求1-9中任意一項(xiàng)所述多芯片互連系統(tǒng)中的芯片組；

將待處理輸入數(shù)據(jù)加載至所述板上芯片組對(duì)應(yīng)的內(nèi)存中；

從所述內(nèi)存中獲取對(duì)應(yīng)的當(dāng)前卷積層所需的卷積核數(shù)據(jù)，以使所述芯片組中的各加速芯片加載相應(yīng)數(shù)據(jù)，并對(duì)所述待處理輸入數(shù)據(jù)進(jìn)行卷積運(yùn)算，生成卷積運(yùn)算結(jié)果進(jìn)行輸出。

11.根據(jù)權(quán)利要求10所述的神經(jīng)網(wǎng)絡(luò)加速處理方法，其特征在于，應(yīng)用于神經(jīng)網(wǎng)絡(luò)訓(xùn)練過程，其中按預(yù)設(shè)的分拆策略對(duì)所述計(jì)算圖進(jìn)行分割以形成若干網(wǎng)絡(luò)單元包括：按預(yù)設(shè)的分拆策略對(duì)全連接層對(duì)應(yīng)的所述計(jì)算圖進(jìn)行分割以形成若干網(wǎng)絡(luò)單元。