[發明專利]輸出緩沖器及包括該輸出緩沖器的數據驅動器電路

在審

• 申請號: 202111475122.2
• 申請日: 2021-12-06
• 公開（公告）號: CN114648932A
• 公開（公告）日: 2022-06-21
• 發明（設計）人: 鄭昞浩
• 申請（專利權）人: LX半導體科技有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 楊雪玲;孫東喜

1.一種輸出緩沖器，該輸出緩沖器包括：

輸入級，該輸入級被配置為監測輸入電壓和輸出電壓之間的差；

電流求和級，該電流求和級被配置為根據由所述輸入級監測到的所述輸入電壓和所述輸出電壓之間的差，生成放大電流和控制電壓；

輸出級，該輸出級被配置為根據從所述電流求和級輸出的所述控制電壓執行上拉操作或下拉操作，以在輸出端子處生成所述輸出電壓；以及

擺動升壓電路，該擺動升壓電路被配置為通過監測所述輸入電壓和所述輸出電壓之間的差，來執行根據所述輸入電壓和所述輸出電壓之間的差調整從所述電流求和級提供給所述輸入級的電流當中的一些電流的擺動升壓操作，并且通過監測所述控制電壓選擇性地執行所述擺動升壓操作。

2.根據權利要求1所述的輸出緩沖器，其中，

所述電流求和級包括連接至所述輸入級的第一電流路徑以及連接至所述輸入級和所述輸出級并且以電流鏡結構連接至所述第一電流路徑的第二電流路徑；以及

所述擺動升壓電路通過所述輸入級連接至所述電流求和級的所述第一電流路徑。

3.根據權利要求2所述的輸出緩沖器，其中，當所述輸入電壓和所述輸出電壓相差預定電壓或更多時，所述擺動升壓電路調整從所述電流求和級的所述第一電流路徑提供給所述輸入級的灌電流和拉電流，以調整從所述電流求和級的所述第二電流路徑提供給所述輸出級的電流和所述控制電壓。

4.根據權利要求1所述的輸出緩沖器，其中，當所述輸入電壓和所述輸出電壓相差預定電壓或更多時，所述擺動升壓電路附加地增加從所述電流求和級提供給所述輸入級的電流當中的、根據所述輸入電壓和所述輸出電壓之間的差而增加的任何一個灌電流，或者附加地增加從所述電流求和級提供給所述輸入級的電流當中的、根據所述輸入電壓和所述輸出電壓之間的差而增加的任何一個拉電流，以調整從所述電流求和級提供給所述輸出級的電流和所述控制電壓。

5.根據權利要求1所述的輸出緩沖器，其中，所述輸入級包括：

第一輸入部，該第一輸入部包括各自由所述輸入電壓和所述輸出電壓控制的p溝道金屬氧化物半導體PMOS晶體管；

第二輸入部，該第二輸入部包括各自由所述輸入電壓和所述輸出電壓控制的n溝道金屬氧化物半導體NMOS晶體管；

第一偏置電路，該第一偏置電路包括由第一偏置電壓控制以向所述第一輸入部提供偏置電流的PMOS晶體管；以及

第二偏置電路，該第二偏置電路包括由第二偏置電壓控制以向所述第二輸入部提供偏置電流的NMOS晶體管。

6.根據權利要求5所述的輸出緩沖器，其中，所述電流求和級包括：

第一電流鏡，該第一電流鏡包括以電流鏡結構連接到第一電源的供應線的PMOS晶體管；

第一共源共柵電路，該第一共源共柵電路包括串聯連接到所述第一電流鏡并由第三偏置電壓控制的PMOS晶體管；

第二電流鏡，該第二電流鏡包括以電流鏡結構連接到第二電源的供應線的NMOS晶體管；

第二共源共柵電路，該第二共源共柵電路包括串聯連接到所述第二電流鏡并由第四偏置電壓控制的NMOS晶體管；

第三偏置電路，該第三偏置電路包括連接到所述第一共源共柵電路和所述第二共源共柵電路之間的第一電流路徑并且分別由第五偏置電壓和第六偏置電壓控制的PMOS晶體管和NMOS晶體管；以及

第四偏置電路，該第四偏置電路包括連接到所述第一共源共柵電路和所述第二共源共柵電路之間的第二電流路徑并且分別由第七偏置電壓和第八偏置電壓控制的PMOS晶體管和NMOS晶體管。

7.根據權利要求6所述的輸出緩沖器，其中，所述輸出級包括：

上拉PMOS晶體管，該上拉PMOS晶體管由在所述第一共源共柵電路與所述第四偏置電路之間的第一輸出節點中生成的第一控制電壓控制，并且連接在所述第一電源的供應線與所述輸出端子之間；以及

下拉NMOS晶體管，該下拉NMOS晶體管由在所述第二共源共柵電路和所述第四偏置電路之間的第二輸出節點中生成的第二控制電壓控制，并且連接在所述輸出端子和所述第二電源的供應線之間。